KR100591899B1 - Liquid crystal display - Google Patents
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Abstract
본 발명은 화질이 우수한 대면적의 액정 표시장치을 제작하기 위해 스위칭 영역과 화소영역이 정의되고, 상기 스위칭 영역에 서로 대칭적인 다수의 경사면이 형성된 내장홈을 갖는 기판과; 내장홈에 실장되고, 상기 내장홈의 경사면에 대응되는 측면을 가지며, 상부 면에 적어도 하나 이상의 스위칭 소자 및 각 스위칭소자에 신호를 인가하는 다수개의 패드가 형성된 나노블록과; 상기 나노블록을 가로방향으로 가로지르며 상기 나노블록의 제 1 패드와 접촉하는 게이트 배선과; 상기 나노블록을 세로방향으로 가로지르며, 상기 게이트 배선을 중심으로 상기 나노블록의 부근에서 불연속적으로 형성되며, 상기 나노블록의 제 2, 3 패드와 각각 접촉하는 1, 2 데이터 배선과; 상기 1, 2 데이터 배선의 불연속적인 부분에 형성되며, 상기 1, 2 데이터 배선을 공통으로 접촉하는 상호연결배선과; 상기 화소영역에 형성되며, 상기 나노블록에 형성된 제 4 패드와 접촉하고, 상기 상호연결배선과 동일 물질의 화소전극을 포함하는 액정 표시장치용 어레이 기판을 개시한다.According to an aspect of the present invention, there is provided a substrate including a substrate having a switching region and a pixel region defined therein, and having a plurality of inclined surfaces symmetrical to each other in order to manufacture a large-area liquid crystal display device having excellent image quality; A nanoblock mounted in an internal groove and having a side surface corresponding to an inclined surface of the internal groove, and having at least one switching element on the upper surface and a plurality of pads for applying signals to each switching element; A gate wiring crossing the nanoblock in a horizontal direction and in contact with the first pad of the nanoblock; 1, 2 data lines traversing the nanoblocks in a longitudinal direction, discontinuously formed in the vicinity of the nanoblocks around the gate lines, and in contact with the second and third pads of the nanoblocks, respectively; An interconnection wiring formed in a discontinuous portion of the first and second data wires and in common contact with the first and second data wires; Disclosed is an array substrate for a liquid crystal display device formed in the pixel area and in contact with a fourth pad formed in the nanoblock and including a pixel electrode of the same material as the interconnection wiring.
Description
도 1은 일반적인 액정 표시장치의 단면을 도시한 단면도.1 is a cross-sectional view showing a cross section of a general liquid crystal display.
도 2는 일반적인 액정 표시장치의 평면을 도시한 평면도.2 is a plan view illustrating a plane of a general liquid crystal display;
도 3은 도 2의 절단선 Ⅲ-Ⅲ으로 자른 단면의 제작공정을 도시한 도면.FIG. 3 is a view illustrating a manufacturing process of a cross section taken along cut line III-III of FIG. 2.
도 4는 본 발명에 따른 스위칭 소자가 집적된 나노블록의 개략적인 단면을 도시한 도면.4 is a schematic cross-sectional view of a nanoblock integrated with a switching device according to the present invention.
도 5는 본 발명에 따른 나노블록에 내장된 스위칭 소자의 단면을 도시한 도면.5 is a cross-sectional view of a switching device embedded in a nanoblock according to the present invention.
도 6은 나노블록에 집적된 스위칭 소자의 등가회로를 도시한 도면.6 illustrates an equivalent circuit of a switching element integrated in a nanoblock.
도 7은 본 발명에 따른 나노블록이 내장될 내장홈의 단면을 도시한 도면.Figure 7 is a view showing a cross section of the interior grooves are to be built nanoblocks according to the invention.
도 8은 본 발명에 따른 액정 표시장치의 평면을 도시한 도면.8 is a plan view of a liquid crystal display according to the present invention;
도 9는 도 8의 절단선 Ⅸ-Ⅸ로 자른 단면을 도시한 도면.FIG. 9 is a cross-sectional view taken along the line VII-VII of FIG. 8. FIG.
도 10은 도 8의 절단선 Ⅹ-Ⅹ으로 자른 단면을 도시한 도면.FIG. 10 is a cross-sectional view taken along the line VII-VII of FIG. 8. FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
150 : 게이트 배선 160a, 160b, 160c : 데이터 배선150:
200 : 나노블록 100 : 박막 트랜지스터200: nanoblock 100: thin film transistor
300 : 내장홈 164 : 상호연결배선300: internal groove 164: interconnection wiring
본 발명은 화상 표시장치에 관한 것으로, 더욱 상세하게는 대면적 액정 표시장치의 제작에 있어서, 소자산포(fluidic self assembly : FSA)기술을 이용하여 제작되는 대면적 액정표시장치에 관한 것이다.BACKGROUND OF THE
일반적으로, 액정 표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
현재는 반도체 공정을 이용하여 제작되는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다. Currently, thin film transistors fabricated using semiconductor processes and active matrix LCDs (AM-LCDs) in which pixel electrodes connected to the thin film transistors are arranged in a matrix manner have the highest resolution and moving picture performance. I am getting it.
일반적으로 액정 표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 살펴보면 다음과 같다.In general, the structure of a liquid crystal panel, which is a basic component of a liquid crystal display, will be described.
도 1은 일반적인 액정 패널의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a general liquid crystal panel.
액정 패널(20)은 여러 종류의 소자들이 형성된 두 장의 기판(2, 4)이 서로 대응되게 형성되어 있고, 상기 두 장의 기판(2, 4) 사이에 액정층(10)이 개재된 형태로 위치하고 있다.In the
상기 액정 패널(20)에는 색상을 표현하는 컬러필터가 형성된 상부 기판(4)과 상기 액정층(10)의 분자 배열방향을 변환시킬 수 있는 스위칭 회로가 내장된 하부 기판(2)으로 구성된다.The
상기 상부 기판(4)에는 색을 구현하는 컬러필터층(8)과, 상기 컬러필터층(8)을 덮는 공통전극(12)이 형성되어 있다. 상기 공통전극(12)은 액정(10)에 전압을 인가하는 한쪽전극의 역할을 한다. 상기 하부 기판(2)은 스위칭 역할을 하는 박막 트랜지스터(S)와, 상기 박막 트랜지스터(S)로부터 신호를 인가받고 상기 액정(10)으로 전압을 인가하는 다른 한쪽의 전극역할을 하는 화소전극(14)으로 구성된다. The
상기 화소전극(14)이 형성된 부분을 화소부(P)라고 한다.The portion where the
그리고, 상기 상부 기판(4)과 하부 기판(2)의 사이에 주입되는 액정(10)의 누설을 방지하기 위해, 상기 상부 기판(4)과 하부 기판(2)의 가장자리에는 실란트(sealant : 6)로 봉인되어 있다.In order to prevent leakage of the
상기 도 1에 도시된 하부 기판(2)의 평면도를 나타내는 도 2를 참조하여 하부 기판(2)의 작용과 구성을 상세히 설명하면 다음과 같다.The operation and configuration of the
하부 기판(2)에는 화소전극(14)이 형성되어 있고, 상기 화소전극(14)의 수직 및 수평 배열 방향에 따라 각각 데이터 배선(24) 및 게이트 배선(22)이 형성되어 있다. The
그리고, 능동행렬 액정 표시장치의 경우, 화소전극(14)의 한쪽 부분에는 상기 화소전극(14)에 전압을 인가하는 스위칭 소자인 박막 트랜지스터(S)가 형성되어 있다. 상기 박막 트랜지스터(S)는 게이트 전극(26), 소스 및 드레인 전극(28, 30)으로 구성되며, 상기 게이트 전극(26)은 상기 게이트 배선(22)에 연결되어 있고, 상기 소스 전극(28)은 상기 데이터 배선(24)에 연결되어 있다.In the active matrix liquid crystal display device, a thin film transistor S, which is a switching element for applying a voltage to the
그리고, 상기 드레인 전극(30)은 상기 화소전극(14)에 통상적으로 콘택홀(미도시)을 통해 전기적으로 연결되어 있다. In addition, the
상술한 능동행렬 액정 표시장치의 동작을 살펴보면 다음과 같다.The operation of the active matrix liquid crystal display device described above is as follows.
스위칭 박막 트랜지스터의 게이트 전극(26)에 전압이 인가되면, 데이터 신호가 화소전극(14)으로 인가되고, 게이트 전극(26)에 신호가 인가되지 않는 경우에는 화소전극(14)에 데이터 신호가 인가되지 않는다.When a voltage is applied to the
일반적으로 하부 기판의 제조공정은 만들고자 하는 각 소자에 어떤 물질을 사용하는가 혹은 어떤 사양에 맞추어 설계하는가에 따라 결정되는 경우가 많다.In general, the manufacturing process of the lower substrate is often determined by what material is used for each device to be made or designed according to the specification.
예를 들어, 과거 소형 액정 표시장치의 경우는 별로 문제시되지 않았지만, 18인치 이상의 대면적, 고해상도(예를 들어 SXGA, UXGA 등) 액정 표시장치의 경우에는 게이트 배선 및 데이터 배선에 사용되는 재질의 고유 저항값이 화질의 우수성을 결정하는 중요한 요소가 된다. 따라서, 대면적/고해상도의 액정 표시소자의 경우에는 게이트 배선 및 데이터 배선의 재질로 알루미늄 또는 알루미늄 합금과 같은 저항이 낮은 금속을 사용하는 것이 바람직하다.For example, in the past, the small liquid crystal display was not a problem, but in the case of a large area of 18 inches or more and a high resolution (eg SXGA, UXGA, etc.) liquid crystal display, the material used for the gate wiring and the data wiring is inherent. The resistance value is an important factor in determining the superiority of the image quality. Therefore, in the case of a large area / high resolution liquid crystal display device, it is preferable to use a metal having low resistance such as aluminum or an aluminum alloy as the material of the gate wiring and the data wiring.
이하, 종래의 능동행렬 액정 표시장치의 제조공정을 도 3a 내지 도 3e를 참조하여 상세히 설명한다.Hereinafter, a manufacturing process of a conventional active matrix liquid crystal display will be described in detail with reference to FIGS. 3A to 3E.
일반적으로 액정 표시장치에 사용되는 박막 트랜지스터의 구조는 역 스태거드(Inverted Staggered)형 구조가 많이 사용된다. 이는 구조가 가장 간단하면서도 성능이 우수하기 때문이다. In general, the structure of a thin film transistor used in a liquid crystal display is an inverted staggered structure. This is because the structure is the simplest and the performance is excellent.
또한, 상기 역 스태거드형 박막 트랜지스터는 채널부의 형성 방법에 따라 백 채널 에치형(back channel etch : EB)과 에치 스타퍼형(etch stopper : ES)으로 나뉘며, 그 제조 공정이 간단한 백 채널 에치형 구조가 적용되는 액정 표시소자 제조공정에 관해 설명한다.In addition, the reverse staggered thin film transistor is divided into a back channel etch (EB) and an etch stopper (ES) according to a method of forming a channel portion, and a back channel etch type structure having a simple manufacturing process. The manufacturing process of the liquid crystal display element to which is applied is demonstrated.
먼저, 기판(1)에 이물질이나 유기성 물질의 제거와 증착될 게이트 물질의 금속 박막과 유리기판의 접촉성(adhesion)을 좋게하기 위하여 세정을 실시한 후, 스퍼터링(sputtering)에 의하여 금속막을 증착한다. First, cleaning is performed to remove foreign matters or organic substances on the
도 3a는 상기 금속막 증착 후에 제 1 마스크로 패터닝하여 게이트 전극(30)과 스토리지 전극(32)를 형성하는 단계이다. 3A is a step of forming a
능동 행렬 액정 표시장치의 동작에 중요한 게이트 전극(30)에 사용되는 금속은 RC 딜레이(delay)를 작게 하기 위하여 저항이 작은 알루미늄이 주류를 이루고 있으나, 순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 힐락(hillock) 형성에 의한 배선 결함문제를 야기시키므로, 알루미늄 배선의 경우는 합금의 형태로 쓰이거나 적층구조가 적용되기도 한다.The metal used for the
상기 게이트 전극(30) 및 스토리지 전극(32) 형성후, 그 상부 및 노출된 기판 전면에 걸쳐 게이트 절연막(34)을 증착한다. 또한, 상기 게이트 절연막(34) 상에 연속으로 반도체 물질인 비정질 실리콘(a-Si:H)과 불순물이 함유된 비정질 실리콘(n+ a-Si:H)을 증착한다.After the
상기 반도체 물질 증착후에 제 2 마스크로 패터닝하여 액티브층(36)과 상기 액티브층과 동일 크기의 오믹 접촉층(ohmic contact layer : 38)을 형성한다(도 3b).After deposition of the semiconductor material, a pattern is formed with a second mask to form an
상기 오믹 접촉층(38)은 추후 생성될 금속층과 상기 액티브층(36)과의 접촉저항을 줄이기 위한 목적이다.The
도 3c에 도시된 공정은 투명한 도전물질(Transparent Conducting Oxide : TCO)을 증착하고 제 3 마스크로 패터닝하여 화소전극(40)을 형성하는 공정이다. 상기 투명한 도전물질은 광 투과성이 우수한 ITO(Indium Tin Oxide)가 주로 쓰인다. The process illustrated in FIG. 3C is a process of depositing a transparent conducting oxide (TCO) and patterning it with a third mask to form the
상기 화소전극(40)은 스토리지 전극(32)과 겹쳐지는 형태로 구성되며, 이는 상기 스토리지 전극(32)과 함께 스토리지 캐패시터를 형성하기 위함이다.The
이후, 도 3d에 도시된 바와 같이 금속층을 증착하고 제 4 마스크로 패터닝하여 소스 전극(42) 및 드레인 전극(44)을 형성한다. 상기 드레인 전극(44)은 상기 화소전극(40)과 소정의 위치에서 접촉하도록 구성된다. 상기 소스 및 드레인 전극(42, 44)은 크롬(Cr) 또는 몰리브덴(Mo) 등의 단일 금속을 사용한다.Thereafter, as shown in FIG. 3D, a metal layer is deposited and patterned with a fourth mask to form a
그리고, 상기 소스 및 드레인 전극(42, 44)을 마스크로 하여 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거한다. 만약, 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거하지 않으면 박막 트랜지스터(S)의 전기적 특성에 심각한 문제를 발생시킬 수 있으며, 성능에서도 큰 문제가 생긴다. The ohmic contact layer existing between the
상기 오믹 접촉층(38)의 제거에는 신중한 주의가 요구된다. 실제 오믹 접촉층(38)의 식각시에는 그 하부에 형성된 액티브층(36)과 식각 선택비가 없으므로 액티브층(36)을 약 50 nm 정도 과식각을 시키는데, 식각 균일도(etching uniformity)는 박막 트랜지스터(S)의 특성에 직접적인 영향을 미친다.Careful attention is required to remove the
최종적으로 도 3e에 도시된 바와 같이 절연막을 증착하고 제 5 마스크로 패터닝하여 액티브층(36)을 보호하기 위해 보호막(46)을 형성한다. Finally, as shown in FIG. 3E, an insulating film is deposited and patterned with a fifth mask to form a
상기 보호막(46)은 액티브층(36)의 불안정한 에너지 상태 및 식각시 발생하는 잔류물질에 의해 박막 트랜지스터 특성에 나쁜 영향을 끼칠 수 있으므로 무기질의 실리콘 질화막(SiNx) 내지는 실리콘 산화막(SiO2)이나 유기질의 BCB(Benzocyclobutene) 등으로 형성한다.The
또한, 상기 보호막(46)은 박막 트랜지스터(S)의 채널영역과 화소영역(P)의 주요 부분을 후속 공정시 발생 가능한 습기나 스크래치(scratch)성 불량으로부터 보호하기 위하여 높은 광투과율과 내습 및 내구성이 있는 물질을 증착한다.In addition, the
상술한 공정에 의해서 액정 표시장치의 박막 트랜지스터 기판은 완성되게 된다.By the above-described process, the thin film transistor substrate of the liquid crystal display device is completed.
상기와 같이 종래의 액정 표시장치의 경우에는 박막 트랜지스터 기판인 하판을 제조하기 위해 고온(약 300 ℃ 이상)에서 이루어지는 절연막 및 액티브층 공정을 거쳐야 하고, 이로 인해 기판(1)의 열 수축/팽창에 의한 변형이 발생할 수 있다. 이로 인해 박막 트랜지스터를 형성할 때, 미스-얼라인으로 인한 소자의 특성저하와 불량이 발생할 수 있는 단점이 있다. As described above, in the case of the conventional liquid crystal display device, an insulating film and an active layer process performed at a high temperature (about 300 ° C. or more) are required in order to manufacture a lower plate, which is a thin film transistor substrate. Deformation may occur. Therefore, when forming the thin film transistor, there is a disadvantage that the deterioration and characteristics of the device due to miss-alignment may occur.
상기와 같은 현상(기판의 열수축/팽창의 문제)은 기판(1)의 크기가 커지면 더욱더 심화된다.The above phenomenon (problem of thermal contraction / expansion of the substrate) is intensified as the size of the
즉, 다시 설명하면, 상기 박막 트랜지스터는 각 구성요소(게이트 전극, 게이트 절연막, 액티브층 등)마다 증착, 포토리소그라피(photo-lithography), 식각(etching)의 공정을 여러 번 반복한 결과로 형성되는데, 이러한 다수의 반복적인 공정은 배선의 단락과 단선 등을 유발할 수 있는 여러 조건들을 거치게 되고, 이러한 복잡한 공정이 행해지는 동안 상기 기판의 왜곡이나 소자의 디펙트(defect)와 같은 다수의 위험을 고려해야 한다.In other words, the thin film transistor is formed as a result of repeating the processes of deposition, photolithography, and etching for each component (gate electrode, gate insulating film, active layer, etc.) several times. Many of these repetitive processes are subject to various conditions that can cause short circuits and short circuits in the wiring, and take into account a number of risks such as distortion of the substrate and defects of the device during such complex processes. do.
또한, 현재 박막 트랜지스터의 액티브층으로 사용되는 비정질 실리콘은 그 전기적 특성상(이동도가 약 1 cm2/Vs) 대면적의 액정 표시장치에 적용하는데 문제가 있다. 즉, 이동도가 현저히 작기 때문에 상기 비정질 실리콘을 대면적의 액정 표시장치(약 20" 이상의 면적)의 스위칭 소자로 사용할 경우 잔상(residual image) 등의 화질저하를 가져올 수 있는 단점이 있다. In addition, amorphous silicon, which is currently used as an active layer of a thin film transistor, has a problem in that it is applied to a liquid crystal display having a large area due to its electrical characteristics (mobility of about 1 cm 2 / Vs). That is, since the mobility is remarkably small, when the amorphous silicon is used as a switching element of a large-area liquid crystal display (area of about 20 "or larger), there is a disadvantage in that image quality such as residual image may be degraded.
또한, 종래의 기술로 대면적의 액정 표시장치를 제작할 경우, 반도체 박막의 증착을 위한 고가의 CVD 장비를 별도로 도입해야 하기 때문에 제품 원가가 상승하는 문제점이 있다.In addition, when manufacturing a large-area liquid crystal display by the conventional technology, there is a problem that the cost of the product increases because expensive CVD equipment for the deposition of the semiconductor thin film must be introduced separately.
상기와 같은 문제점을 해결하기 위해 본 발명에서는 화질의 특성저하를 방지하고, 제작공정이 용이한 대면적의 액정 표시장치를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a large-area liquid crystal display device which prevents deterioration of image quality and is easy to manufacture.
상기와 같은 목적을 달성하기 위해 본 발명에서는 스위칭 영역과 화소영역이 정의되고, 상기 스위칭 영역에 서로 대칭적인 다수의 경사면이 형성된 내장홈을 갖는 기판과; 상기 내장홈에 실장되고, 상기 내장홈의 경사면에 대응되는 측면을 가지며, 상부 면에 적어도 하나 이상의 스위칭 소자 및 각 스위칭소자에 신호를 인가하는 다수개의 패드가 형성된 나노블록과; 상기 나노블록을 가로방향으로 가로지르며 상기 나노블록의 제 1 패드와 접촉하는 게이트 배선과; 상기 나노블록을 세로방향으로 가로지르며, 상기 게이트 배선을 중심으로 상기 나노블록의 부근에서 불연속적으로 형성되며, 상기 나노블록의 제 2, 3 패드와 각각 접촉하는 1, 2 데이터 배선과; 상기 1, 2 데이터 배선의 불연속적인 부분에 형성되며, 상기 1, 2 데이터 배선을 공통으로 접촉하는 상호연결배선과; 상기 화소영역에 형성되며, 상기 나노블록에 형성된 제 4 패드와 접촉하고, 상기 상호연결배선과 동일 물질의 화소전극을 포함하는 액정 표시장치용 어레이 기판을 제공한다.In order to achieve the above object, in the present invention, a switching region and a pixel region are defined, the substrate having a plurality of inclined grooves are formed in the switching region symmetrical with each other; A nanoblock mounted in the internal groove and having a side surface corresponding to an inclined surface of the internal groove, and having at least one switching element on the upper surface and a plurality of pads for applying signals to each switching element; A gate wiring crossing the nanoblock in a horizontal direction and in contact with the first pad of the nanoblock; 1, 2 data lines traversing the nanoblocks in a longitudinal direction, discontinuously formed in the vicinity of the nanoblocks around the gate lines, and in contact with the second and third pads of the nanoblocks, respectively; An interconnection wiring formed in a discontinuous portion of the first and second data wires and in common contact with the first and second data wires; An array substrate for a liquid crystal display device formed in the pixel area and in contact with a fourth pad formed in the nanoblock and including a pixel electrode of the same material as the interconnection line is provided.
또한, 본 발명에서는 경사진 측면을 가진 내장홈이 형성된 기판과; 상기 내 장홈에 형성되고, 적어도 하나이상의 스위칭 소자가 형성되며, 상기 스위칭 소자에 신호를 인가하는 다수개의 패드가 형성된 나노블록과; 상기 나노블록이 형성된 기판 상에 형성되고, 상기 나노블록의 각 패드가 노출된 콘택홀을 갖는 제 1 보호막과; 상기 제 1 보호막 상에 형성되고, 상기 나노블록이 형성된 부분에서 불연속으로 연장되고, 상기 제 1 보호막 상에 형성된 제 1, 2 콘택홀을 통해 노출된 제 1, 2 패드와 접촉하는 제 1, 2 데이터 배선과; 상기 제 1, 2 데이터 배선 및 기판 전면에 걸쳐 형성되고, 상기 나노블록이 형성된 부분의 상기 제 1, 2 데이터 배선의 일부가 각각 노출된 콘택홀을 갖는 제 2 보호막과; 상기 제 1, 2 데이터 배선이 불연속으로 형성된 부분의 상기 제 2 보호막 상에 형성되고, 제 2 보호막 상에 형성된 콘택홀에 의해 각각 노출된 제 1, 2 데이터 배선과 동시에 접촉하는 상호연결배선을 포함하는 액정 표시장치용 어레이 기판을 제공한다.In addition, the present invention is a substrate with a built-in groove having an inclined side; A nanoblock formed in the internal groove, at least one switching element formed thereon, and a plurality of pads configured to apply a signal to the switching element; A first passivation layer formed on the substrate on which the nanoblocks are formed, and having a contact hole through which each pad of the nanoblocks is exposed; A first and a second pad formed on the first passivation layer and extending discontinuously in a portion where the nanoblock is formed, and contacting the first and second pads exposed through the first and second contact holes formed on the first passivation layer; Data wiring; A second passivation layer formed over the entirety of the first and second data wires and the substrate, and having contact holes exposing portions of the first and second data wires of the portion where the nanoblocks are formed; An interconnection interconnection formed on the second passivation layer of the portion in which the first and second data interconnections are formed discontinuously and simultaneously contacting the first and second data interconnections exposed by contact holes formed on the second passivation layer, respectively. An array substrate for a liquid crystal display device is provided.
그리고, 본 발명에서는 경사진 측면을 갖는 내장홈이 형성된 기판과; 상기 내장홈에 안착되고, 적어도 하나의 스위칭 소자가 집적되며, 각 스위칭 소자와 연결된 다수의 패드를 갖는 나노블록과; 상기 나노블록이 형성된 부근에서 불연속적으로 일 방향으로 연장되며, 상기 나노블록을 경계로 일측 및 타측에 형성된 부분에서 상기 나노블록의 제 1, 2 패드와 접촉하는 제 1 배선과; 상기 나노블록을 타 방향으로 가로지르며, 상기 나노블록의 제 3 패드와 접촉하는 제 2 배선과; 상기 나노블록의 제 4 패드와 접촉하는 화소전극과; 상기 제 1 배선의 불연속인 부분에서 상기 제 1 배선과 동일한 방향으로 연장되며, 상기 나노블록을 중심으로 일 측 및 타 측의 제 1 배선과 동시에 접촉하는 상호연결배선을 포함하는 액정 표시장치 용 어레이 기판을 제공한다.And, in the present invention, the substrate is formed with a built-in groove having an inclined side; A nanoblock seated in the internal groove, in which at least one switching element is integrated, and having a plurality of pads connected to each switching element; First wirings discontinuously extending in one direction in the vicinity of the nanoblocks and contacting the first and second pads of the nanoblocks at portions formed on one side and the other side of the nanoblocks; A second wiring crossing the nanoblock in another direction and in contact with a third pad of the nanoblock; A pixel electrode in contact with the fourth pad of the nanoblock; An array for a liquid crystal display device including an interconnection line extending in the same direction as the first line in a discontinuous portion of the first line and simultaneously contacting the first line on one side and the other side about the nanoblock. Provide a substrate.
이하, 첨부된 도면을 참조하여 본 발명의 구성을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration of the present invention.
종래의 액정 표시장치와 비교해서 본 발명에 따른 액정 표시장치의 가장 큰 특징은 스위칭 소자를 별도의 제작공정을 통해 미리 제작한다는 것과 상기 미리 제작된 스위칭 소자를 소자산포기술(Fluidic Self Assembly ; FSA)을 통해 기판에 내장하는 것이다. Compared with the conventional liquid crystal display device, the biggest feature of the liquid crystal display device according to the present invention is that the switching device is manufactured in advance through a separate manufacturing process, and the prefabricated switching device is a device self-distribution technology (Fluidic Self Assembly; FSA). It will be embedded in the substrate through.
여기서, 별도로 제작된 스위칭 소자는 그 크기가 수십 μm 정도로 매우 미세하기 때문에 나노블록이라 칭한다. 상기 나노블록은 반도체 웨이퍼 상에 스위칭 소자를 형성하고, 추후에 개별적으로 절단하여 형성한다.Here, the switching device manufactured separately is called nanoblock because its size is very fine, such as several tens of micrometers. The nanoblocks are formed by forming switching elements on a semiconductor wafer and later cutting them individually.
먼저, 상기 스위칭 소자로 사용되는 나노블록에 관해 설명하면 다음과 같다.First, the nanoblocks used as the switching element will be described.
도 4는 본 발명에 따른 나노블록(200)의 단면을 도시한 단면도로서, 상기 나노블록(200)은 다수개의 스위칭 소자(박막 트랜지스터 ; 100)를 포함하며, 사다리꼴의 형상을 취한다.4 is a cross-sectional view showing a cross section of the
상기 박막 트랜지스터(100)는 웨이퍼(50) 상에 형성되며, 그 상세 단면구조는 도 5에서 설명한다.The
도 5는 상기 나노블록(200)에 형성된 박막 트랜지스터의 단면적인 구조를 도시한 단면도로써, 그 제작은 반도체 웨이퍼(wafer ; 50) 상에서 이루어진다.FIG. 5 is a cross-sectional view illustrating a cross-sectional structure of a thin film transistor formed in the
상기 도 5에 도시된 박막 트랜지스터(100)를 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)라 부르며, 그 구성을 살펴보면 다음과 같 다.The
먼저, 웨이퍼(50)에는 불순물 반도체 영역(60)이 위치하고, 상기 불순물 영역(60)의 일부가 노출되는 절연막(52)이 상기 웨이퍼(50) 상에 형성된다. First, an
그리고, 상기 불순물 영역(60)과 각각 접촉하는 소스 및 드레인 전극(56, 58)이 상기 절연막(52) 상에 위치하고, 상기 소스 및 드레인 전극(56, 58)의 사이에 게이트 전극(54)이 형성된다. In addition, source and drain
상기 반도체 웨이퍼(50)는 단결정 실리콘(C-Si) 또는 갈늄-아사니이드(GaAs) 등이 사용될 수 있으며, 상기 불순물 영역(60)은 상기 반도체 웨이퍼(50)에 불순물(원소주기율표 상의 3족 내지 5족의 원소인 붕소(B) 또는 인(P))을 주입하여 형성한다.The
도 6은 상술한 나노블록(200)의 박막 트랜지스터(100)가 형성된 부분의 회로를 도시한 회로도로서, 4개의 박막 트랜지스터(100)가 상/하/좌/우의 대칭을 이루며 형성되어 있다. FIG. 6 is a circuit diagram illustrating a circuit of a portion in which the
상기 각 박막 트랜지스터(100)는 게이트 전극(54)과 소스 및 드레인 전극(56, 58)으로 구성되며, 상기 게이트 전극(54)은 두 개의 게이트 패드(54a, 54b)와 접촉하며, 상기 각 게이트 패드(54a, 54b)는 서로 대칭적인 구조를 취한다. Each
또한, 상기 소스 전극(56)은 데이터 패드(56a)와 접촉하며, 상기 드레인 전극(58)은 드레인 패드(58a)와 접촉한다. In addition, the
그리고, 상기 드레인 패드(58a)를 일 전극으로 하는 스토리지 캐패시터(70)가 형성되며, 상기 스토리지 캐패시터(70)의 타 전극은 공통전극 패드(72)로 한다.A storage capacitor 70 having the
여기서, 상기 데이터 패드(56a)는 나머지 3개의 소스 전극(56)과 공통적으로 연결되며, 각각 따로 형성할 수 있을 것이다. 즉, 도 6에 도시된 나노블록(200)의 회로도에는 하나의 데이터 패드(56a)에 4개의 소스전극(56)이 각각 연결되어 있지만, 각각 4개의 데이터 패드와 각각 연결되게 소스 전극을 형성할 수 있을 것이다.Here, the
또한, 상기 공통전극 패드(70)는 각각 형성된 다수개의 스토리지 캐패시터와 공통적으로 접촉하고 있다.In addition, the common electrode pad 70 is in common contact with a plurality of formed storage capacitors.
상술한 나노블록(200)은 4개의 박막 트랜지스터(100)와 상기 각 박막 트랜지스터(100)의 소스 전극(56)에 신호를 인가하는 데이터 패드(56a)와 상기 드레인 패드(58a)에 연결된 스토리지 캐패시터(70)와 상기 스토리지 캐패시터(70)에 공통적으로 연결된 공통전극 패드(72)로 구성된다.The
전기한바 있지만, 도 6에 도시된 나노블록의 회로도에 의하면, 4개의 박막 트랜지스터(100)는 한 개의 데이터 패드(56a)에 각각의 소스 전극(56)이 연결되어 있으며, 데이터 패드(56a)에 신호가 인가되면, 각각의 박막 트랜지스터(100)는 각 게이트 전극(54)의 신호인가에 따라 개별적으로 동작하게 된다.As described above, according to the circuit diagram of the nanoblock shown in FIG. 6, each of the four
한편, 상술한 다수개의 박막 트랜지스터와 스토리지 캐패시터가 형성된 나노블록을 기판에 배치하기 위한 FSA 기술을 설명하면 다음과 같다.Meanwhile, an FSA technology for disposing a nanoblock on which a plurality of thin film transistors and storage capacitors are formed on a substrate will be described.
도 7은 상기 나노블록(200)이 안착될 기판(1)의 단면을 도시한 단면도이다.7 is a cross-sectional view illustrating a cross section of the
스위칭 소자인 나노블록(200)을 배치하기 위해 기판(1)을 준비하고, 상기 나노블록(200)을 배치할 부분을 소정의 방법으로 식각하여, 상기 나노블록(200)이 안착되는 내장홈(300)을 형성한다. 이 때, 상기 내장홈(300)은 상기 나노블록(200)의 하부형태(즉, 사다리꼴 형상의 나노블록에서 그 길이가 작은 쪽)에 맞추어 제작된 것이다. The
이와 같이 제작된 기판을 계면활성제가 함유된 유동액에 담그고, 상기 유동액에 잠긴 기판 상에 소정의 방법으로 나노블록(200)을 산포한다.The substrate thus prepared is immersed in a fluid solution containing a surfactant, and the
이 때, 상기 나노블록(200)이 상기 유동액을 따라 흐르다 기판(1)의 식각홈인 내장홈(300)에 안착되도록 함으로써, 기판(1)에 스위칭소자(즉, 나노블록)를 형성하게 된다. At this time, the
상기와 같이 별도로 제작한 스위칭 소자인 나노블록(200)을 기판(1)에 형성된 내장홈(300)에 안착하는 기술을 소자산포기술(Fluidic Self Assembly ; FSA)이라 칭한다. 상기 소자산포기술에 관해서는 미국특허 "제 5904545"호에 개시되어 있다.A technology for seating the
종래의 액정 표시장치의 제작공정에서는 화소전극이 형성되는 하판에 스위칭 소자인 박막 트랜지스터의 제작공정과 화소전극의 형성공정을 동일 기판에서 진행하였으나, 본 발명에서는 별도의 제작공정을 통해 스위칭소자를 제작한다.In the manufacturing process of the conventional liquid crystal display device, the manufacturing process of the thin film transistor, which is a switching element, and the formation process of the pixel electrode are performed on the same substrate in the lower plate where the pixel electrode is formed. do.
본 발명에 따른 스위칭 소자인 나노블록의 제작은 일반적인 비정질 실리콘 박막 트랜지스터와 같은 3단자 소자로 그 역할은 상기 비정질 실리콘 박막 트랜지스터와 같은 스위칭 역할을 하며, 전기적 특성은 단결정 실리콘 또는 갈륨-아사나이드의 웨이퍼 상에서 제조되기 때문에 우수하다.Fabrication of the nanoblock as the switching device according to the present invention is a three-terminal device, such as a typical amorphous silicon thin film transistor, the role of which is the same as the switching of the amorphous silicon thin film transistor, the electrical characteristics of a wafer of single crystal silicon or gallium-asnade Excellent because it is prepared in a phase.
상술한 FSA 기술은 상기 나노블록(200)의 방향까지는 제어하지 못하게 된다.The above-described FSA technology does not control the direction of the
따라서, 상기 나노블록(200)의 회로도인 도 6에 도시한 바와 같이 4개의 박 막 트랜지스터(100)는 각각 대칭적인 구조를 취하도록 설계되며, 상기 각 박막 트랜지스터에 신호를 인가하는 데이터 패드, 게이트 패드 등의 단자들도 역시 대칭적인 구조를 갖게 된다.Therefore, as shown in FIG. 6, which is a circuit diagram of the
또한, 상기 나노블록(200)의 회로구성은 액정 표시장치의 특성에 맞도록 변경이 가능하며, 도 6에 도시된 회로도에는 한정되지 않는다.In addition, the circuit configuration of the
하기 기술될 내용은 상술한 나노블록(200)과 이를 이용한 소자산포기술(FSA)을 통해 액정 표시장치를 제조하는 방법에 관한 것이다.The following description will be directed to a method of manufacturing a liquid crystal display device through the
도 8은 본 발명의 실시예에 따른 액정 표시장치의 한 화소부에 해당하는 평면을 도시한 평면도이다.8 is a plan view illustrating a plane corresponding to one pixel part of the liquid crystal display according to the exemplary embodiment of the present invention.
도 8에 관해 설명하면, 가로방향으로 다수개의 게이트 배선(150)이 형성되고, 세로방향으로 다수개의 데이터 배선(160a, 160b, 160c)이 형성된다. Referring to FIG. 8, a plurality of
또한, 상기 게이트 배선(150)과 각 데이터 배선(160a, 160b, 160c)이 교차하는 교차부에는 나노블록(200)이 위치하게 된다.In addition, the
또한, 상기 나노블록(200)과 인접한 게이트 배선(150)에는 게이트 배선 콘택홀(152)이 형성되어 상기 나노블록(200) 내에 형성된 박막 트랜지스터(미도시)의 게이트 패드(156)와 연결된다. In addition, a gate
또한, 상기 나노블록(200)과 인접한 각 데이터 배선(160a, 160b, 160c)이 연장된 방향의 끝단에는 데이터 배선 콘택홀(162)이 형성되어, 상기 나노블록(200)의 드레인 패드(163)와 연결된다. In addition, a data
그리고, 상기 제 1 데이터 배선(160a)은 인접 제 2 데이터 배선(160b)과 상 기 나노블록(200) 내의 내부적으로 형성된 배선에 의해 서로 도통하게 된다.In addition, the
한편, 도 8에 도시한 바와 같이 본 발명에 따른 액정 표시장치는 각 데이터 배선(160a, 160b, 160c)이 상기 나노블록(200)이 형성된 부근에서 불연속으로 형성된다. 이는 상기 게이트 배선(150)과 상기 데이터 배선(160a, 160b, 160c)이 같은 공정에서 형성되기 때문에 게이트 배선(150) 또는 데이터 배선(160a, 160b, 160c) 중 어느 한 배선은 불연속적으로 형성되며, 본 실시예에서는 데이터 배선(160a, 160b, 160c)이 불연속으로 형성되는 것을 도시하였다.Meanwhile, as shown in FIG. 8, in the liquid crystal display according to the present invention, each
또한, 나노블록(200) 내에는 상기 박막 트랜지스터의 드레인 전극(미도시)과 연결된 드레인 패드(166)가 형성되며, 상기 드레인 패드(166)와 접촉하는 화소전극(170)이 형성된다.In addition, a
또한, 상기 나노블록(200)이 형성된 부근에서 불연속적으로 연장된 상기 데이터 배선(160a, 160b, 160c)의 상부에는 상호연결배선(164)이 상기 나노블록(200)을 경계로 서로 대응하는 데이터 배선(160a, 160b, 160c)과 접촉하고 있다.In addition,
즉, 제 1 데이터 배선(160a)과 상기 제 2 데이터 배선(160b)은 상기 나노블록(200) 상부에 형성된 상호연결배선(164)에 의해 서로 연결된다. That is, the
상기 상호연결배선(164)의 기능은 상기 소자산포기술(FSA)에 의해 나노블록(200)을 내장홈에 안착시킬 때, 안착되지 않은 부분의 내장홈(도 8의 P 부분)에는 불연속적으로 형성된 데이터 배선(160a, 160b, 160c)이 서로 도통되지 못하는 단점을 보완하기 위해 형성하는 것이다. 즉, 상기 상호연결배선(164)은 불연속적으로 형성된 상기 데이터 배선(160a, 160b, 160c)의 불량을 수리하는 기능을 하게 되는 것이다.The function of the
한편, 본 발명의 실시예에서는 데이터 배선이 불연속적으로 형성된 도면을 도시하였으나, 게이트 배선이 불연속적으로 형성될 경우, 상기 상호연결배선은 불연속으로 형성된 각 게이트 배선을 공통으로 접속할 수 있을 것이다. Meanwhile, in the exemplary embodiment of the present invention, the data lines are formed discontinuously. However, when the gate lines are discontinuously formed, the interconnection lines may be commonly connected to each of the gate lines formed discontinuously.
상술한 바와 같이 본 발명에 따른 액정 표시장치는 스위칭 소자로 사용되는 박막 트랜지스터를 블록의 형태로 제작한 나노블록(200)을 채용하여, 대면적의 액정 표시장치에 적용할 수 있는 장점이 있다.As described above, the liquid crystal display according to the present invention has the advantage that it can be applied to a large area liquid crystal display by adopting the
도 9는 도 8의 절단선 Ⅸ-Ⅸ로 자른 단면을 도시한 도면으로, 기판(1)에는 내장홈(미도시)이 형성되며, 상기 내장홈에 다수의 스위칭 소자가 집적된 나노블록(200)이 형성되며, 상기 나노블록(200)이 기판(1)으로부터 탈거됨을 방지함과 동시에 기판(1)의 평탄화를 위한 제 1 평탄화막(172)이 상기 나노블록(200)이 안착된 기판(1) 상에 형성된다.9 is a cross-sectional view taken along the cutting line 선 -Ⅸ of FIG. 8, wherein an internal groove (not shown) is formed in the
상기 제 1 평탄화막(172)은 상기 나노블록(200)에 형성된 스위칭 소자에 신호를 인가할 수 있는 소스패드(163)와 게이트 패드(156)가 노출된 소스 콘택홀(162) 및 게이트 콘택홀(152)을 갖는다.The
상기 제 1 평탄화막(172) 상에는 데이터 배선(160a) 및 게이트 배선(150)이 상기 소스 및 게이트 콘택홀(162, 152)을 통해 노출된 소스 및 게이트 패드(163, 156)와 접촉하며 형성된다.The
또한, 상기 데이터 및 게이트 배선(160a, 150) 상에는 제 2 평탄화막(174)이 형성되며, 상기 제 2 평탄화막(174) 상에는 화소전극(170)이 형성된다. In addition, a
상기 화소전극(170)은 ITO, IZO 등의 투명 도전성금속이 사용된다.The
여기서, 상기 화소전극(170)은 도 9에 도시되지는 않았지만 나노블록(200)에 형성된 드레인 패드와 접촉하게 된다.Although not illustrated in FIG. 9, the
상기 제 1, 2 평탄화막은 평탄화율이 우수한 유기절연막이 사용되며, BCB(benzocyclobutene), 아크릴(acryl) 등이 쓰인다.As the first and second planarization films, an organic insulating film having excellent planarization rate is used, and BCB (benzocyclobutene), acryl (acryl), and the like are used.
한편, 상기 나노블록(200) 상부 상기 제 2 평탄화막(174) 상에는 상기 화소전극(170)과 동일한 재질의 상호연결배선(164)이 형성되며, 상기 상호연결배선(164)의 구조 및 기능에 관해서는 도 10에서 상세히 설명한다. Meanwhile, an
상술한 바와 같이 본 발명에 따른 액정 표시장치의 제조공정에서는 기판 상에 스위칭 소자를 형성하기 위한 반도체물질(주로, 비정질 실리콘)의 증착 및 절연막(주로, 실리콘 질화막)의 증착공정이 제외되기 때문에 낮은 공정온도에서 상기 액정 표시장치의 제작이 가능하다.As described above, in the manufacturing process of the liquid crystal display according to the present invention, since the deposition of the semiconductor material (mainly amorphous silicon) and the deposition of the insulating film (mainly silicon nitride film) for forming the switching element on the substrate are excluded, It is possible to manufacture the liquid crystal display at the process temperature.
또한, 상기 소자산포 기술을 적용한 어레이기판의 공정온도는 최대 250o의 공정온도에서 행해짐으로 열에 의한 기판의 수축변형을 막을 수 있고, 사진식각 공정 중 상기 기판의 변형에 의해 노광기에서의 미스얼라인에 의한 소자의 특성변화가 없다.In addition, since the process temperature of the array substrate to which the device spreading technique is applied is performed at a process temperature of up to 250 ° , it is possible to prevent shrinkage deformation of the substrate due to heat, and misalignment in the exposure machine due to deformation of the substrate during the photolithography process. There is no change in the characteristics of the device.
그리고, 기존 액정 표시장치의 제조공정과는 달리 스위칭 소자의 제조와 배선공정을 불리하여 제작할 수 있음으로, 생산설비의 단순화와 비용절감의 효과를 얻을 수 있다.In addition, unlike the conventional manufacturing process of the liquid crystal display device, the manufacturing process and the wiring process of the switching element can be produced by disadvantageous, it is possible to obtain the effect of simplifying the production equipment and cost reduction.
그리고, 작은 면적의 반도체 웨이퍼에 대량으로 스위칭 소자를 제작함으로서, 스위칭 소자의 균일한 전기적인 특성을 보장할 수 있다.In addition, by manufacturing a large amount of switching elements on a small area semiconductor wafer, it is possible to ensure uniform electrical characteristics of the switching elements.
특히, 본 발명에 따른 소자산포기술로 액정 표시장치를 제작할 경우 대면적의 액정 표시장치에서 균일도를 확보할 수 있다.In particular, when manufacturing a liquid crystal display device by the device scattering technology according to the present invention it is possible to ensure uniformity in a large area liquid crystal display device.
상술한 바와 같이 스위칭 소자가 집적된 나노블록을 내장홈에 안착하는 소자산포기술(FSA)은 100 % 정확하게 상기 나노블록이 내장홈에 형성되지 않을 수 있다.As described above, in the device dispersing technology (FSA) for seating the nanoblock integrated with the switching element in the internal groove, the nanoblock may not be formed in the
즉, 도 10에 도시된 다수의 화소부에 해당하는 FSA 기술을 이용한 액정 표시장치의 단면도에서 알 수 있듯이 간혹 내장홈에 나노블록이 형성되지 않는 경우가 발생할 수 있다.That is, as can be seen in the cross-sectional view of the liquid crystal display using the FSA technology corresponding to the plurality of pixel parts shown in FIG. 10, a nanoblock may not be formed in the internal grooves.
도 10은 도 8의 절단선 Ⅹ-Ⅹ으로 자른 단면을 도시한 도면으로, FSA 기술을 통해 내장홈이 형성된 기판에 나노블록을 안착할 때, 안착불량이 발생한 부분(P)의 단면을 도시한 도면이다.FIG. 10 is a cross-sectional view taken along the cutting line Ⅹ-Ⅹ of FIG. 8, and illustrates a cross section of a portion P in which mounting failure occurs when the nanoblock is seated on a substrate on which an internal groove is formed through FSA technology. Drawing.
도시된 도면에서와 같이 내장홈(300) 형성된 기판(1)에 FSA 기술을 통해 나노블록의 안착시 나노블록이 안착되지 않게 되면 그 상에 형성되는 데이터 배선은 신호가 끊기게 되어 선결함으로 진행하게 된다. 이는 데이터 배선이 나노블록이 형성된 부분에서 불연속적이고, 나노블록 내에 형성되는 배선을 통해 인접 데이터 배선으로 신호를 인가하는 방식을 채용하기 때문이다.As shown in the drawing, when the nanoblock is not seated on the
따라서, 나노블록이 형성되지 않게 되면, 제 2 데이터 배선(160b)통해 인가되는 데이터 신호는 제 3 데이터 배선(160c)으로 전달되지 목하는 결과가 발생한 다.Therefore, when the nanoblock is not formed, the result is that the data signal applied through the
상기와 같은 문제로 인해 본 발명에서는 상기 데이터 배선(160b, 160c) 상에 형성되는 제 2 평탄화막(174)에 내장홈(300) 부분의 상기 제 2, 3 데이터 배선의 일부가 각각 노출되는 콘택홀을 형성하고, 화소전극을 형성할 때, 동시에 상기 제 2, 3 데이터 배선(160b, 160c)과 동시에 접촉하는 상호인출배선(164)을 형성한다. Due to the above-described problems, in the present invention, a part of the second and third data wires of the
상기와 같이 제 2, 3 데이터 배선(160b, 160c)과 동시에 접촉하는 상호인출배선(164)에 의해, 나노블록의 안착 불량이 발생하더라도 선결함으로의 진행을 방지할 수 있다.As described above, the
한편, 상기 제 2, 3 데이터 배선(160b, 160c)의 중간 부분에는 게이트 배선(150)이 형성된다.On the other hand, the
상술한 본 발명의 실시예로 액정 표시장치를 제작할 경우 다음과 같은 특징이 있다.When manufacturing a liquid crystal display according to the embodiment of the present invention described above has the following features.
첫째, 기판 상에 스위칭 소자를 형성하기 위한 반도체물질(주로, 비정질 실리콘)의 증착 및 절연막(주로, 실리콘 질화막)의 증착공정이 제외되기 때문에 낮은 공정온도에서 액정 표시장치의 제작이 가능한 장점이 있다.First, since a process of depositing a semiconductor material (mostly amorphous silicon) and an insulating film (mostly silicon nitride film) for forming a switching element on a substrate is excluded, there is an advantage that a liquid crystal display device can be manufactured at a low process temperature. .
둘째, 소자산포 기술을 적용한 어레이기판의 공정온도는 최대 250o의 공정온도에서 행해짐으로 열에 의한 기판의 수축변형을 막을 수 있고, 사진식각 공정 중 상기 기판의 변형에 의해 노광기에서의 미스얼라인에 의한 소자의 특성변화가 없기 때문에 액정 표시장치의 생산 수율이 향상되는 장점이 있다.Second, the process temperature of the array substrate to which the device scattering technology is applied is performed at a process temperature of up to 250 o to prevent shrinkage deformation of the substrate due to heat, and to the misalignment in the exposure machine due to the deformation of the substrate during the photolithography process. Since there is no characteristic change of the device, the production yield of the liquid crystal display is improved.
셋째, 기존 액정 표시장치의 제조공정과는 달리 스위칭 소자의 제조와 배선공정을 분리하여 제작할 수 있음으로, 생산설비의 단순화와 비용절감의 효과를 얻을 수 있는 장점이 있다.Third, unlike the existing manufacturing process of the liquid crystal display device, the manufacturing process of the switching element and the wiring process can be manufactured separately, which has the advantage of simplifying the production equipment and reducing the cost.
넷째, 작은 면적의 반도체 웨이퍼에 대량으로 스위칭 소자를 제작함으로서, 스위칭 소자의 균일한 전기적인 특성을 보장할 수 있는 장점이 있다.Fourth, by manufacturing a large number of switching elements in a small area semiconductor wafer, there is an advantage that can ensure a uniform electrical characteristics of the switching element.
다섯째, 소자산포기술을 통해 나노블록을 내장홈에 안착할 때, 안착불량에 따른 선결함을 상호연결배선을 통해 방지할 수 있는 장점이 있다.Fifth, when the nanoblock is mounted in the internal groove through the device scattering technology, there is an advantage that can prevent the pre-defect due to the mounting failure through the interconnection wiring.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000008321A KR100591899B1 (en) | 2000-02-21 | 2000-02-21 | Liquid crystal display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000008321A KR100591899B1 (en) | 2000-02-21 | 2000-02-21 | Liquid crystal display |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010082842A KR20010082842A (en) | 2001-08-31 |
KR100591899B1 true KR100591899B1 (en) | 2006-06-20 |
Family
ID=19648502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000008321A KR100591899B1 (en) | 2000-02-21 | 2000-02-21 | Liquid crystal display |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100591899B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100900542B1 (en) | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | Thin film transistor array panel and manufacturing method thereof |
-
2000
- 2000-02-21 KR KR1020000008321A patent/KR100591899B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20010082842A (en) | 2001-08-31 |
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