KR100806802B1 - Pad structure of thin film transistor substrate and its fabricating method - Google Patents

Pad structure of thin film transistor substrate and its fabricating method Download PDF

Info

Publication number
KR100806802B1
KR100806802B1 KR1020010026107A KR20010026107A KR100806802B1 KR 100806802 B1 KR100806802 B1 KR 100806802B1 KR 1020010026107 A KR1020010026107 A KR 1020010026107A KR 20010026107 A KR20010026107 A KR 20010026107A KR 100806802 B1 KR100806802 B1 KR 100806802B1
Authority
KR
South Korea
Prior art keywords
island patterns
gate
pixel electrode
pad
forming
Prior art date
Application number
KR1020010026107A
Other languages
Korean (ko)
Other versions
KR20020087548A (en
Inventor
박용인
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020010026107A priority Critical patent/KR100806802B1/en
Publication of KR20020087548A publication Critical patent/KR20020087548A/en
Application granted granted Critical
Publication of KR100806802B1 publication Critical patent/KR100806802B1/en

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13458Terminal pads
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136204Arrangements to prevent high voltage or static electricity failures
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Abstract

본 발명은 액정 셀 공정의 셀 커팅 작업 수행시 발생할 수 있는 정전기성 불량을 방지할 수 있는 TFT 기판의 패드 구조 및 그 제조방법에 관한 것으로서, 본 발명에 따른 TFT 기판의 패드 구조는 복수개의 게이트라인 및 데이터라인이 수직 교차되어 형성되어 있고 상기 게이트라인 및 데이터라인의 끝부분에 게이트 패드 및 데이터 패드가 형성되는 액정표시장치에 있어서, 상기 게이트 패드 및 데이터 패드가 각각 2개의 아일랜드 패턴으로 이루어지고, 상기 2개의 아일랜드 패턴은 화소전극 라인으로 전기적으로 연결되는 것을 특징으로 한다.The present invention relates to a pad structure of a TFT substrate and a method of manufacturing the same, wherein the pad structure of the TFT substrate according to the present invention can prevent a static defect that may occur when performing a cell cutting operation of a liquid crystal cell process. And a data line vertically intersecting and having a gate pad and a data pad formed at ends of the gate line and the data line, wherein the gate pad and the data pad each have two island patterns. The two island patterns may be electrically connected to the pixel electrode lines.

정전기static

Description

TFT 기판의 패드 구조 및 그 제조방법{Pad structure of thin film transistor substrate and its fabricating method}Pad structure of TFT substrate and its manufacturing method {Pad structure of thin film transistor substrate and its fabricating method}

도 1은 종래 기술에 따른 액정표시장치의 TFT 기판을 개략적으로 나타낸 평면도.1 is a plan view schematically showing a TFT substrate of a liquid crystal display device according to the prior art.

도 2는 도 1의 A부분을 확대하여 도시한 평면도.FIG. 2 is an enlarged plan view of portion A of FIG. 1;

도 3은 본 발명에 따른 액정표시장치의 TFT 기판을 개략적으로 나타낸 평면도.3 is a plan view schematically showing a TFT substrate of a liquid crystal display device according to the present invention;

도 4는 도 3의 B부분을 확대하여 도시한 평면도.4 is an enlarged plan view illustrating a portion B of FIG. 3.

도 5 및 도 6은 도 4의 I-I 선에 따른 단면도.5 and 6 are cross-sectional views taken along line II of FIG. 4.

도 7a 내지 7c는 본 발명에 따른 TFT 기판의 게이트 패드 및 데이터 패드 제조방법을 설명하기 위한 구조단면도.7A to 7C are structural cross-sectional views illustrating a method for manufacturing a gate pad and a data pad of a TFT substrate according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

307(또는 308) : 게이트(또는 데이터) 패턴 311 : 콘택홀307 (or 308): gate (or data) pattern 311: contact hole

312 : 화소전극 313 : 화소전극 라인312: pixel electrode 313: pixel electrode line

본 발명은 액정표시장치에 관한 것으로서, 특히 TFT 기판의 패드 구조 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a pad structure of a TFT substrate and a method of manufacturing the same.

평판표시장치의 일종인 액정표시장치는 전압에 따라 빛의 투과도가 변하는 액정의 특성을 이용한 것으로서, 낮은 전압으로 구동이 가능하고 전력의 소모가 작아서 널리 이용되고 있다. A liquid crystal display device, which is a type of flat panel display device, uses characteristics of liquid crystals in which light transmittance changes according to a voltage, and is widely used because it can be driven at a low voltage and power consumption is small.

이러한 액정표시장치용 TFT-LCD 패널의 제조는 크게 화소단위의 신호를 인가하는 스위칭들을 형성하는 TFT 어레이(array) 공정과, 색상을 구현하기 위한 칼라필터 어레이를 형성하는 칼라필터 공정과, 완성된 TFT 기판과 칼라필터 기판에 구동회로를 구비하면 신호 구동이 가능한 단위 액정 셀(cell) 상태로 제작하는 액정 셀 공정으로 나뉘어진다.The manufacture of such a TFT-LCD panel for a liquid crystal display device includes a TFT array process for forming switchings for applying a pixel-based signal, a color filter process for forming a color filter array for realizing color, and a completed When the driving circuits are provided on the TFT substrate and the color filter substrate, they are divided into a liquid crystal cell process of manufacturing a unit liquid crystal cell in which signal driving is possible.

상기 액정 셀 공정은 TFT 공정이나 칼라필터 공정에 비해 상대적으로 반복 공정이 거의 없는 것이 특징이라 할 수 있으며, 세부 공정은 다음과 같은 순서로 이루어진다.The liquid crystal cell process may be characterized in that there are relatively few repeating processes as compared to the TFT process or the color filter process, and the detailed process is performed in the following order.

먼저, 완성된 TFT 기판 및 칼라필터 기판 상에 배향물질을 도포한 후 액정분자가 균일한 방향성을 갖도록 러빙(Rubbing) 공정을 거친 후, 상기 두 기판을 일정한 간격으로 유지시키기 위한 셀 갭(Cell gap) 공정을 실시한다. 다음 단계로 상기 두 기판을 합착하는 어셈블리(Assembly) 공정과 하나의 셀 단위로 절단하는 셀 커팅(Cell cutting) 공정이 이어지며 이후, 단위 셀에 액정을 주입하고 셀 양면에 편광판을 부착하면 액정 셀 공정은 완료된다.First, after the alignment material is applied onto the completed TFT substrate and the color filter substrate, the liquid crystal molecules undergo a rubbing process to have a uniform orientation, and then a cell gap for maintaining the two substrates at a constant interval. ) Perform the process. The next step is an assembly process of joining the two substrates and a cell cutting process of cutting into one cell unit. Then, when a liquid crystal is injected into a unit cell and a polarizer is attached to both sides of the cell, a liquid crystal cell The process is complete.

상기 셀 커팅 공정을 부가하여 설명하면 다음과 같다. The addition of the cell cutting process will be described below.                         

셀 커팅 공정은 합착 공정 이후 기판에서 각각의 셀 단위로 절단하여 분리하는 공정으로서, 초기 TN 모드에서는 여러 셀을 동시에 액정을 주입한 후에 셀 단위로 커팅하는 공정을 진행하였으나, 셀의 크기가 증가함에 따라 단위 셀로 커팅한 후 액정을 주입하는 방법을 사용한다.The cell cutting process is a process of cutting and separating each cell unit from the substrate after the bonding process. In the initial TN mode, a process of cutting several cells at the same time after injecting liquid crystals at the same time was performed, but the cell size was increased. Therefore, a method of injecting liquid crystal after cutting into a unit cell is used.

상기 셀 커팅 공정은 유리보다 경도가 높은 다이아몬드 재질의 펜(Pen)으로 유리 표면에 커팅 라인을 형성하는 스크라이브(Scribe) 공정과 힘을 가하여 절단하는 브레이크(Break) 공정으로 이루어진다.The cell cutting process includes a scribe process that forms a cutting line on a glass surface using a diamond pen having a hardness higher than that of glass, and a break process that cuts by applying force.

이러한 액정표시장치의 제작 공정의 대부분은 유리 기판 위에서 수행된다. 유리 기판은 부도체이므로 순간적으로 발생하는 전하가 기판 아래로 분산될 수 없어서 정전기에 매우 취약하다. 따라서, 유리 기판에 형성된 절연막이나 박막트랜지스터(TFT) 등이 정전기에 의해 손상될 수 있다.Most of the manufacturing process of such a liquid crystal display device is performed on a glass substrate. Because glass substrates are insulators, instantaneous charges cannot be dispersed below the substrate, making them very susceptible to static electricity. Therefore, an insulating film, a thin film transistor (TFT), or the like formed on the glass substrate may be damaged by static electricity.

액정표시장치의 제조 공정에서, TFT기판과 칼라필터 기판을 접착시켜 액정표시패널을 형성한 후 발생하는 정전기는 전압은 매우 높지만 전하량은 매우 낮은 특성을 가지므로 국소적으로 기판을 열화시킨다. 또한, 정전기는 주로 기판을 절단하는 셀 커팅 공정에서 발생되며, 대부분 게이트 라인 및 데이터 라인의 패드부를 통해 유입된다. 따라서, 게이트 라인 및 데이터 라인의 패드 근처에 형성되어 있는 TFT의 채널(channel)이 정전기에 의해 열화되기 쉽다.In the manufacturing process of the liquid crystal display device, the static electricity generated after bonding the TFT substrate and the color filter substrate to form the liquid crystal display panel has a very high voltage but a very low charge amount, thereby locally deteriorating the substrate. In addition, the static electricity is mainly generated in the cell cutting process for cutting the substrate, and mostly flows through the pad portion of the gate line and the data line. Therefore, the channels of the TFTs formed near the pads of the gate lines and the data lines are likely to deteriorate by static electricity.

이하, 도면을 참조하여 종래 기술에 따른 액정표시장치를 상세히 설명한다.Hereinafter, a liquid crystal display according to the related art will be described in detail with reference to the accompanying drawings.

도 1은 종래 기술에 따른 액정표시장치의 TFT 기판을 개략적으로 나타낸 평면도이다. 1 is a plan view schematically illustrating a TFT substrate of a liquid crystal display according to the related art.                         

도 1에 도시한 바와 같이, 절연기판(101) 상에 수직 교차되도록 게이트라인(102) 및 데이터라인(103)이 형성되어 있으며, 상기 게이트라인(102) 및 데이터라인(103) 끝부분에는 게이트 패드(104) 및 데이터 패드(105)가 형성되어 있다. 또한, 상기 게이트라인(102)과 데이터라인(103)이 교차하여 정의되는 화소영역 내에는 스위칭 소자인 박막트랜지스터(106)가 형성되어 있다. 이러한 다수의 화소영역으로 이루어진 영역이 화상이 구현되는 액티브 영역이 된다. As shown in FIG. 1, a gate line 102 and a data line 103 are formed to vertically intersect on the insulating substrate 101, and gates are formed at ends of the gate line 102 and the data line 103. The pad 104 and the data pad 105 are formed. Also, a thin film transistor 106 that is a switching element is formed in a pixel region defined by the gate line 102 and the data line 103 intersecting each other. An area composed of such a plurality of pixel areas becomes an active area in which an image is implemented.

게이트라인과 데이터라인의 끝에는 다수의 게이트라인 및 데이터라인을 각각 하나로 묶는 쇼팅 바(Shorting bar)(107)가 기판의 가장자리 안쪽으로 형성되어 있고, 이 쇼팅 바(107)는 서로 연결되어 있다. 결과적으로 모든 게이트라인(102)과 데이터라인(103)이 하나로 연결되어 있어서, 게이트 및 데이터 패드로부터 정전기가 발생하면 이 쇼팅 바를 경로로 하여 정전기가 방전이 된다.At the ends of the gate line and the data line, a shorting bar 107 is formed inside the edge of the substrate, and the shorting bar 107 is connected to each other. As a result, all the gate lines 102 and the data lines 103 are connected to one, so that when the static electricity is generated from the gate and the data pad, the static electricity is discharged by using the shorting bar as a path.

한편, 비교적 큰 하전량을 가지는 경우, 쇼팅 바가 존재하더라도 액티브 영역 내로 정전기가 유입될 수 있다. On the other hand, when the charge amount is relatively large, static electricity may flow into the active region even if a shorting bar exists.

도 2는 도 1의 게이트 패드 또는 데이터 패드 부위를 확대하여 나타낸 평면도로서, 게이트(또는 데이터)라인 형성물질로 게이트(또는 데이터) 패드 패턴(108)이 형성되어 있으며, 패드 패턴의 중앙부위에는 콘택홀(109)이 형성되어 있어 ITO 재질의 화소전극(110)과 전기적으로 연결되어 있다.FIG. 2 is an enlarged plan view of a portion of the gate pad or data pad of FIG. 1, in which a gate (or data) pad pattern 108 is formed of a gate (or data) line forming material, and a contact hole is formed at a center portion of the pad pattern. 109 is formed and is electrically connected to the pixel electrode 110 of ITO material.

그러나 상기와 같은 종래 TFT 기판의 패드 구조는 다음과 같은 문제점이 있었다. However, the pad structure of the conventional TFT substrate as described above has the following problems.                         

액정표시장치의 제조시, 액정 셀 공정의 셀 커팅 작업을 수행할 때 발생되는 정전기가 박막트랜지스터의 채널(Channel)층으로 유입되어 박막트랜지스터의 특성에 변화를 주어 불량을 야기하는 단점이 있다.In manufacturing a liquid crystal display device, static electricity generated when performing a cell cutting operation of a liquid crystal cell process is introduced into a channel layer of a thin film transistor to change characteristics of the thin film transistor, thereby causing a defect.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, TFT 기판에 형성되는 게이트 패드 및 데이터 패드의 구조에 변화를 줌으로써, 정전기에 의한 이상 전압 전파를 방지할 수 있는 TFT 기판의 패드 구조 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by changing the structure of the gate pad and data pad formed on the TFT substrate, the pad structure of the TFT substrate that can prevent the abnormal voltage propagation by static electricity and its The purpose is to provide a manufacturing method.

상기 목적을 달성하기 위한 본 발명의 TFT 기판의 게이트 패드 및 데이터 패드는 복수개의 게이트라인 및 데이터라인이 수직 교차되어 형성되어 있고 상기 게이트라인 및 데이터라인의 끝부분에 게이트 패드 및 데이터 패드가 형성되는 액정표시장치에 있어서, 상기 게이트 패드 및 데이터 패드가 각각 2개의 아일랜드 패턴으로 구성되고, 상기 2개의 아일랜드 패턴은 화소전극 라인으로 전기적으로 연결되는 것을 특징으로 하며, 게이트 패드 제조방법은 절연기판 상의 소정부위에 2개의 아일랜드 패턴을 형성하는 단계와, 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 보호막을 형성하는 단계와, 상기 2개의 아일랜드 패턴의 소정부위가 드러나도록 상기 게이트 절연막과 보호막을 일정부분 제거하는 단계와, 상기 보호막 상에 화소전극을 형성하는 단계를 포함하여 이루어지며, 데이터 패드 제조방법은 절연기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상의 소정부위에 2개의 아일랜드 패턴을 형 성하는 단계와, 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 보호막을 형성하는 단계와, 상기 2개의 아일랜드 패턴의 소정부위가 드러나도록 상기 보호막을 일정부분 제거하는 단계와, 상기 보호막 상에 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The gate pad and the data pad of the TFT substrate of the present invention for achieving the above object is formed with a plurality of gate lines and data lines are vertically intersected, the gate pad and the data pad is formed at the ends of the gate line and data line In the liquid crystal display device, the gate pad and the data pad are each formed of two island patterns, and the two island patterns are electrically connected to pixel electrode lines. Forming two island patterns on the site, forming a gate insulating film on the entire surface of the substrate including the two island patterns, forming a protective film on the gate insulating film, and predetermined portions of the two island patterns. A portion of the gate insulating film and the protective film to reveal And forming a pixel electrode on the passivation layer. The method of manufacturing a data pad includes forming a gate insulating layer on an insulating substrate, and forming two island patterns on a predetermined portion of the gate insulating layer. Forming a protective film, forming a protective film on an entire surface of the substrate including the two island patterns, removing a predetermined portion of the protective film to expose predetermined portions of the two island patterns, and forming a pixel electrode on the protective film. Characterized in that it comprises a step of forming.

본 발명의 특징에 의한 TFT기판의 패드 구조는 게이트 패드 및 데이터 패드가 2개의 아일랜드 패턴으로 구성되어 있고, 상기 2개의 아일랜드 패턴이 미세 두께를 갖는 화소전극 라인에 의해 연결되어 있어, 정전기 발생시 인가되는 고전압이 상기 미세 두께를 갖는 화소전극 라인을 통과할 때 화소전극 라인을 열화시켜 단선을 유발하게 되므로 고전압의 박막트랜지스터로의 유입을 방지할 수 있다.According to a pad structure of a TFT substrate according to an aspect of the present invention, a gate pad and a data pad are formed of two island patterns, and the two island patterns are connected by pixel electrode lines having a fine thickness, and thus applied when static electricity is generated. When the high voltage passes through the pixel electrode line having the fine thickness, the pixel electrode line is deteriorated to cause disconnection, thereby preventing the high voltage from flowing into the thin film transistor.

이하, 도면을 참조하여 본 발명에 따른 TFT 기판의 패드 구조를 상세히 설명한다.Hereinafter, a pad structure of a TFT substrate according to the present invention will be described in detail with reference to the drawings.

도 3은 본 발명에 따른 액정표시장치의 TFT 기판을 개략적으로 나타낸 평면도이다.3 is a plan view schematically illustrating a TFT substrate of a liquid crystal display according to the present invention.

도 3에 도시한 바와 같이, 절연기판(301) 상에 복수개의 게이트라인(302) 및 데이터라인(303)이 교차되어 형성되어 있고, 각 교차 부위에는 액정을 구동하기 위한 박막트랜지스터(306)가 형성되어 있으며, 상기 복수개의 게이트라인 및 데이터라인의 끝부분에는 게이트 패드(304) 및 데이트 패드(305)가 형성되어 있다. As illustrated in FIG. 3, a plurality of gate lines 302 and data lines 303 are formed to cross on the insulating substrate 301, and thin film transistors 306 for driving the liquid crystal are formed at each intersection. The gate pad 304 and the data pad 305 are formed at ends of the plurality of gate lines and data lines.

절연기판의 가장자리에는 게이트라인 및 데이터라인을 하나로 묶어주는 쇼팅 바(314)가 구비되어 있고, 이 쇼팅 바는 셀 커팅시 잘려나간다.A shorting bar 314 is provided at the edge of the insulating substrate to tie the gate line and the data line into one, and the shorting bar is cut off during cell cutting.

도 4는 도 3의 게이트 패드 및 데이터 패드 부위의 확대도이며, 도 5 및 도 6은 도 4의 I-I선에 따른 단면도로서 각각 게이트 패드 영역과 데이터 패드 영역을 나타낸다. 참고로 게이트 패드와 데이터 패드의 평면도는 동일하다.4 is an enlarged view of a portion of a gate pad and a data pad of FIG. 3, and FIGS. 5 and 6 are cross-sectional views taken along the line I-I of FIG. 4, respectively, illustrating a gate pad region and a data pad region. For reference, the plan view of the gate pad and the data pad is the same.

도 4에 도시한 바와 같이, 게이트(또는 데이터) 패드는 게이트(또는 데이터) 라인 형성 물질로 이루어진 2개의 아일랜드 패턴(307 또는 308)으로 구성되며, 상기 2개의 아일랜드 패턴은 화소전극(312)으로 각각 덮여져 있으며, 미세 두께를 갖는 화소전극 라인(313)으로 전기적으로 연결된다.As shown in FIG. 4, the gate (or data) pad is composed of two island patterns 307 or 308 made of a gate (or data) line forming material, and the two island patterns are connected to the pixel electrode 312. Each is covered and electrically connected to the pixel electrode line 313 having a fine thickness.

상기 화소전극 라인은 수 ㎛의 폭을 가지며, 예를 들면 10㎛ 이하 정도이며, 지그재그 형태로 가능한 길게 형성된다. 상기와 같은 형태로 화소전극 라인을 형성하는 이유는 다음과 같다.The pixel electrode line has a width of several μm, for example, about 10 μm or less, and is formed as long as possible in a zigzag form. The reason for forming the pixel electrode line as described above is as follows.

액정표시장치의 TFT 기판 제조시, 셀 커팅 공정을 수행할 때 발생하는 정전기는 고전압 형태로 게이트(또는 데이터) 패드를 통하여 박막트랜지스터의 채널층으로 인가될 수 있는데, 상기 고전압의 유입을 막기 위해 상기 고전압의 유입 통로인 게이트(또는 데이터) 패드의 전기저항을 크게 하는 방법을 고려할 수 있다. 본 발명은 이와 같은 방법을 이용한 것으로서, 전기저항을 크게 하기 위해서는 다음과 같은 식에 의해 화소전극 라인의 길이는 길게 하고 화소전극 라인의 폭 및 두께는 얇게 해야 한다.In manufacturing a TFT substrate of a liquid crystal display device, static electricity generated when performing a cell cutting process may be applied to a channel layer of a thin film transistor through a gate (or data) pad in a high voltage form. A method of increasing the electrical resistance of the gate (or data) pad, which is a high voltage inflow passage, may be considered. According to the present invention, in order to increase the electrical resistance, the length of the pixel electrode line should be increased and the width and thickness of the pixel electrode line should be made thin by the following equation.

R = ρ x l / (w x t)R = ρ x l / (w x t)

여기서, ρ는 화소전극 라인의 비저항이고 l, w 및 t는 각각 화소전극 라인의 길이, 폭 및 두께이다. Where p is the resistivity of the pixel electrode line and l, w and t are the length, width and thickness of the pixel electrode line, respectively.                     

상기와 같이 높은 저항값을 갖는 화소전극 라인에 정전기에 의한 고전압의 전류가 흐르게 되면 열화에 의해 단선이 일어나게 된다.When a high voltage current flows due to static electricity to the pixel electrode line having a high resistance value as described above, disconnection occurs due to deterioration.

이 관계는 다음 식에 의해 나타난다.This relationship is represented by the equation

P = i2RP = i 2 R

여기서, P는 소비전력, i는 정전기 발생시 화소전극라인에 흐르는 전류, R은 화소전극 라인의 저항이다.Where P is power consumption, i is current flowing through the pixel electrode line when static electricity is generated, and R is the resistance of the pixel electrode line.

Q[cal] = 0.24 P x tQ [cal] = 0.24 P x t

여기서, Q는 단위시간당 화소전극 라인에 인가되는 열량을 나타낸다.Here, Q represents the amount of heat applied to the pixel electrode line per unit time.

상기 게이트 패드 및 데이터 패드 구조를 단면도를 참조하여 보다 상세히 설명하면 다음과 같다.The gate pad and data pad structures will be described in more detail with reference to the cross-sectional view as follows.

도 5는 게이트 패드의 단면도이고, 도 6은 데이터 패드의 단면도이다.5 is a cross-sectional view of the gate pad, and FIG. 6 is a cross-sectional view of the data pad.

도 5에 도시한 바와 같이, 절연기판(301) 상의 소정부위에 게이트라인 형성물질과 동일한 물질로 2개의 아일랜드 패턴(307)이 형성되어 있다. 상기 게이트라인의 재료로는 Al, AlNd, Mo, Cr, Ti, Ta, Al 합금 등이 이용되며 단일층 또는 이중층으로 형성한다.As shown in FIG. 5, two island patterns 307 are formed on the insulating substrate 301 with the same material as the gate line forming material. Al, AlNd, Mo, Cr, Ti, Ta, Al alloy, etc. are used as the material of the gate line, and are formed in a single layer or a double layer.

또한, 상기 2개의 아일랜드 패턴(307)을 포함한 기판 전면에 게이트 절연막(309) 및 보호막(310)이 차례로 형성되어 있고, 상기 2개의 아일랜드 패턴과 콘택홀을 통해 전기적으로 연결되는 화소전극(312)이 상기 보호막 상에 형성되어 있다.In addition, a gate insulating layer 309 and a passivation layer 310 are sequentially formed on an entire surface of the substrate including the two island patterns 307, and the pixel electrodes 312 electrically connected to the two island patterns through contact holes. It is formed on the said protective film.

상기 2개의 아일랜드 패턴 사이에 있어서, 상기 화소전극은 수 ㎛의 폭을 갖는 미세라인(313)으로 패터닝되어 있다.Between the two island patterns, the pixel electrode is patterned by fine lines 313 having a width of several μm.

한편, 데이터 패드의 구조는 도 6에 도시한 바와 같이, 절연기판(301) 상에 게이트 절연막(309)이 형성되어 있고, 상기 게이트 절연막 상의 소정부위에 데이터라인 형성물질과 동일한 물질로 2개의 아일랜드 패턴(308)이 형성되어 있다. 상기 데이터라인의 물질로는 Al 합금, Al, Ti, Cr, Mo, Ta, AlNd 등이 이용된다.On the other hand, the structure of the data pad, as shown in Figure 6, the gate insulating film 309 is formed on the insulating substrate 301, two islands of the same material as the data line forming material on a predetermined portion of the gate insulating film The pattern 308 is formed. As the material of the data line, Al alloy, Al, Ti, Cr, Mo, Ta, AlNd or the like is used.

상기 2개의 아일랜드 패턴(308)을 포함한 기판 전면에 보호막(310)이 형성되어 있으며, 상기 2개의 아일랜드 패턴(308)과 콘택홀을 통해 전기적으로 연결되는 화소전극(312)이 상기 보호막 상에 형성되어 있다.A passivation layer 310 is formed on an entire surface of the substrate including the two island patterns 308, and a pixel electrode 312 electrically connected to the two island patterns 308 through a contact hole is formed on the passivation layer. It is.

게이트 패드에서와 마찬가지로, 2개의 아일랜드 패턴(308) 사이의 화소전극(312)은 수 ㎛의 폭을 갖는 미세라인(313)으로 패터닝되어 있다.As in the gate pad, the pixel electrode 312 between the two island patterns 308 is patterned into fine lines 313 having a width of several micrometers.

도 7a 내지 7c는 본 발명에 따른 TFT 기판의 게이트 패드 및 데이터 패드 제조방법을 설명하기 위한 공정단면도로서 박막트랜지스터 형성 공정을 참고하여 도시한 것이다.7A to 7C are cross-sectional views illustrating a method of manufacturing a gate pad and a data pad of a TFT substrate according to the present invention with reference to a thin film transistor forming process.

도 7a에 도시한 바와 같이, 절연기판(301) 상에 도전성 금속을 스퍼터링(Sputtering)법을 이용하여 증착한 후, 패터닝하여 박막트랜지스터 영역에는 게이트 전극(307a)을 형성하고, 게이트 패드 영역에는 2개의 아일랜드 패턴으로 이루어진 게이트 패드 금속(307)을 형성한다. 상기 도전성 물질로는 Al, AlNd, Mo, Cr, Ti, Ta, Al 합금 등이 이용되며 단일층 또는 이중층으로 형성한다.As shown in FIG. 7A, a conductive metal is deposited on the insulating substrate 301 by sputtering, and then patterned to form a gate electrode 307a in the thin film transistor region, and 2 in the gate pad region. A gate pad metal 307 having two island patterns is formed. Al, AlNd, Mo, Cr, Ti, Ta, Al alloy, etc. are used as the conductive material and are formed in a single layer or a double layer.

이어, 상기 게이트 전극(307a) 및 게이트 패드 금속(307)을 포함한 기판 전면에 화학기상증착(Chemical Vapor Deposition)법을 이용하여 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 재질의 게이트 절연막(309)을 형성한다.Subsequently, a gate insulating film made of silicon oxide (SiO x ) or silicon nitride (SiN x ) may be formed on the entire surface of the substrate including the gate electrode 307a and the gate pad metal 307 by a chemical vapor deposition method. 309).

이후, 박막트랜지스터 영역에는 게이트 절연막(309) 상에 비정질 실리콘층을 증착하여 활성화시킨 후 패터닝하여 박막트랜지스터의 채널층인 반도체층(314)을 형성한다.Subsequently, in the thin film transistor region, an amorphous silicon layer is deposited and activated on the gate insulating layer 309 to be patterned to form a semiconductor layer 314 which is a channel layer of the thin film transistor.

도 7b에 도시한 바와 같이, 상기 반도체층(314)을 포함한 기판 전면에 도전성 금속을 스퍼터링법으로 증착한 후, 패터닝하여 박막트랜지스터 영역에는 소스/드레인 전극(315, 316)을 형성하고, 데이터 패드 영역에는 2개의 아일랜드 패턴으로 이루어진 데이터 패드 금속(308)을 형성한다. 상기 도전성 물질로는 크롬(Cr), 알루미늄(Al), Mo, Ta, Ti, Al 합금, AlNd 등이 사용된다.As shown in FIG. 7B, a conductive metal is deposited on the entire surface of the substrate including the semiconductor layer 314 by sputtering, and then patterned to form source / drain electrodes 315 and 316 in the thin film transistor region, and a data pad. The data pad metal 308 is formed in the region with two island patterns. As the conductive material, chromium (Cr), aluminum (Al), Mo, Ta, Ti, Al alloy, AlNd or the like is used.

도 7c에 도시한 바와 같이, 상기 소스/드레인 전극(315, 316) 및 데이터 패드 금속(308)을 포함한 기판 전면에 절연 재질의 보호막(310)을 형성한다. 상기 보호막의 재료로는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)과 같은 무기물 또는 BCB(Benzocyclobutene), 아크릴(Acryl)과 같은 유기물이 사용된다.As shown in FIG. 7C, a protective layer 310 of an insulating material is formed on the entire surface of the substrate including the source / drain electrodes 315 and 316 and the data pad metal 308. As the material of the protective film, an inorganic material such as silicon nitride film (SiN x ), a silicon oxide film (SiO x ), or an organic material such as benzocyclobutene (BCB) or acrylic (Acryl) is used.

이어, 상기 박막트랜지스터 영역에는 드레인 전극(316)의 소정부위가 드러나도록 상기 보호막(310)을 선택적으로 식각하여 콘택홀을 형성하여 드레인 전극(316)과 전기적으로 연결되는 화소전극(312)을 형성하고, 게이트 패드 및 데이 터 패드 영역에 있어서는, 2개의 아일랜드 패턴(307, 308)의 소정부위가 드러나도록 콘택홀을 형성하여 화소전극(312)을 형성한다.Subsequently, in the thin film transistor region, the protective layer 310 is selectively etched to expose a predetermined portion of the drain electrode 316 to form a contact hole, thereby forming a pixel electrode 312 electrically connected to the drain electrode 316. In the gate pad and data pad regions, contact holes are formed to expose predetermined portions of the two island patterns 307 and 308 to form the pixel electrode 312.

상기 각 콘택홀의 식각공정은 동시에 이루어지며 화소전극의 형성도 동일 공정 하에서 이루어진다.The etching process of each of the contact holes is performed at the same time, and the pixel electrode is formed under the same process.

이때, 상기 게이트 패드 및 데이터 패드 영역에 형성되는 화소전극은 2개의 아일랜드 패턴 사이에 있어서, 수 ㎛의 폭을 갖는 미세 라인(313)으로 패터닝된다. (도 4 참조)In this case, the pixel electrode formed in the gate pad and the data pad region is patterned into fine lines 313 having a width of several μm between two island patterns. (See Figure 4)

이상 상술한 바와 같이, 본 발명의 액정표시장치의 TFT 기판은 다음과 같은 효과가 있다.As described above, the TFT substrate of the liquid crystal display device of the present invention has the following effects.

액정 셀 공정의 셀 커팅 공정 수행시 발생할 수 있는 정전기성 불량을 없애므로 수율 및 생산성을 향상시킬 수 있고, TFT 소자의 특성을 보호할 수 있으며 정전기 방지용 회로가 불필요해 액정표시장치의 구조를 단순화할 수 있다.It eliminates the electrostatic defects that can occur during the cell cutting process of the liquid crystal cell process, thereby improving the yield and productivity, protecting the characteristics of the TFT device, and eliminating the antistatic circuit, simplifying the structure of the liquid crystal display device. Can be.

Claims (10)

기판 상에 수직 교차되어 형성되어 있는 복수개의 게이트라인 및 데이터라인과, 상기 게이트라인 및 데이터라인의 끝부분에 형성되며 각각 2개의 아일랜드 패턴으로 구성된 게이트 패드 및 데이터 패드와, 상기 2개의 아일랜드 패턴과 전기적으로 연결된 화소전극 라인으로 구성된 것을 특징으로 하는 TFT 기판의 패드 구조.A plurality of gate lines and data lines vertically intersecting on the substrate, gate pads and data pads formed at two ends of the gate lines and data lines, respectively, and having two island patterns; Pad structure of a TFT substrate, characterized in that composed of electrically connected pixel electrode lines. 제 1 항에 있어서, 상기 화소전극 라인은 지그재그 형태의 미세 라인으로 상기 2개의 아일랜드 패턴을 연결하는 것을 특징으로 하는 TFT 기판의 패드 구조.The pad structure of claim 1, wherein the pixel electrode line connects the two island patterns with a zigzag fine line. 제 2 항에 있어서, 상기 미세 라인의 폭은 10㎛ 이하인 것을 특징으로 하는 TFT 기판의 패드 구조.The pad structure of a TFT substrate according to claim 2, wherein the width of the fine lines is 10 mu m or less. 제 1 항에 있어서, 상기 게이트 패드는 The method of claim 1, wherein the gate pad 절연기판 상에 게이트라인 형성물질로 이루어지며 일정간격을 두고 형성된 2개의 아일랜드 패턴과,Two island patterns formed of a gate line forming material on an insulating substrate and formed at regular intervals; 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 형성된 게이트 절연막과,A gate insulating film formed on an entire surface of the substrate including the two island patterns; 상기 게이트 절연막 상에 형성된 보호막과,A protective film formed on the gate insulating film; 상기 패턴의 소정부위가 드러나도록 상기 게이트 절연막과 보호막을 식각하여 형성된 콘택홀과,A contact hole formed by etching the gate insulating film and the protective film to expose a predetermined portion of the pattern; 상기 2개의 아일랜드 패턴을 각각 충분히 덮도록 상기 콘택홀과 보호막 상에 형성된 화소전극과,A pixel electrode formed on the contact hole and the passivation layer to sufficiently cover the two island patterns, respectively; 상기 일정간격을 두고 형성된 2개의 아일랜드 패턴상에 형성된 화소전극을 연결하기 위한 화소전극 라인을 포함하여 이루어지는 것을 특징으로 하는 TFT 기판의 패드 구조.And a pixel electrode line for connecting pixel electrodes formed on the two island patterns formed at the predetermined intervals. 제 1 항에 있어서, 상기 데이터 패드는,The method of claim 1, wherein the data pad, 절연기판 상에 형성된 게이트 절연막과,A gate insulating film formed on the insulating substrate, 상기 게이트 절연막 상에 데이터라인 형성물질로 이루어지며 일정간격을 두고 형성된 2개의 아일랜드 패턴과,Two island patterns formed of a data line forming material on the gate insulating layer and formed at predetermined intervals; 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 형성된 보호막과,A protective film formed on the entire surface of the substrate including the two island patterns; 상기 패턴의 소정부위가 드러나도록 상기 보호막을 식각하여 형성된 콘택홀과,A contact hole formed by etching the passivation layer so that a predetermined portion of the pattern is exposed; 상기 2개의 아일랜드 패턴을 각각 충분히 덮도록 상기 콘택홀과 보호막 상에 형성된 화소전극과,A pixel electrode formed on the contact hole and the passivation layer to sufficiently cover the two island patterns, respectively; 상기 일정간격을 두고 형성된 2개의 아일랜드 패턴상에 형성된 화소전극을 연결하기 위한 화소전극 라인을 포함하여 이루어지는 것을 특징으로 하는 TFT 기판의 패드 구조.And a pixel electrode line for connecting pixel electrodes formed on the two island patterns formed at the predetermined intervals. 제 1 항에 있어서, 상기 화소전극라인은 ITO인 것을 특징으로 하는 TFT 기판 의 패드 구조.The pad structure of a TFT substrate according to claim 1, wherein said pixel electrode line is ITO. 절연기판 상의 소정부위에 2개의 아일랜드 패턴을 형성하는 단계;Forming two island patterns on predetermined portions of the insulating substrate; 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on an entire surface of the substrate including the two island patterns; 상기 게이트 절연막 상에 보호막을 형성하는 단계;Forming a protective film on the gate insulating film; 상기 2개의 아일랜드 패턴 사이의 상기 보호막 상에 지그재그 형태의 미세라인으로 패터닝된 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 게이트 패드 제조방법.And forming a pixel electrode patterned with zigzag-shaped fine lines on the passivation layer between the two island patterns. 절연 기판 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the insulating substrate; 상기 게이트 절연막 상의 소정부위에 2개의 아일랜드 패턴을 형성하는 단계;Forming two island patterns on a predetermined portion of the gate insulating film; 상기 2개의 아일랜드 패턴을 포함한 기판 전면에 보호막을 형성하는 단계;Forming a protective film on an entire surface of the substrate including the two island patterns; 상기 보호막 상에 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 데이터 패드 제조방법.And forming a pixel electrode on the passivation layer. 제 8 항에 있어서, 상기 보호막 상의 2개의 아일랜드 패턴 사이의 화소전극은 지그재그 형태의 미세 라인으로 패터닝하는 것을 특징으로 하는 데이터 패드 제조방법.The method of claim 8, wherein the pixel electrodes between the two island patterns on the passivation layer are patterned into zigzag fine lines. 삭제delete
KR1020010026107A 2001-05-14 2001-05-14 Pad structure of thin film transistor substrate and its fabricating method KR100806802B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010026107A KR100806802B1 (en) 2001-05-14 2001-05-14 Pad structure of thin film transistor substrate and its fabricating method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010026107A KR100806802B1 (en) 2001-05-14 2001-05-14 Pad structure of thin film transistor substrate and its fabricating method

Publications (2)

Publication Number Publication Date
KR20020087548A KR20020087548A (en) 2002-11-23
KR100806802B1 true KR100806802B1 (en) 2008-02-22

Family

ID=27704745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010026107A KR100806802B1 (en) 2001-05-14 2001-05-14 Pad structure of thin film transistor substrate and its fabricating method

Country Status (1)

Country Link
KR (1) KR100806802B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393894B2 (en) 2019-06-21 2022-07-19 Samsung Display Co., Ltd. Display apparatus

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480898B1 (en) * 2018-01-05 2022-12-26 삼성디스플레이 주식회사 Display device
CN111638617A (en) * 2020-06-05 2020-09-08 武汉华星光电技术有限公司 Electrostatic protection circuit, electrostatic protection circuit manufacturing method and display panel

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990017666A (en) * 1997-08-25 1999-03-15 윤종용 Liquid crystal display with repair line
KR20000004060A (en) * 1998-06-30 2000-01-25 구본준, 론 위라하디락사 Pad manufacturing method of lcd and lcd thereof
KR20000066006A (en) * 1999-04-12 2000-11-15 김영환 Method for manufacturing high aperture ratio and high transmittance LCD
KR20000074550A (en) * 1999-05-21 2000-12-15 구본준 Liquid Crystal Display Device And Fabricating Method Thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990017666A (en) * 1997-08-25 1999-03-15 윤종용 Liquid crystal display with repair line
KR20000004060A (en) * 1998-06-30 2000-01-25 구본준, 론 위라하디락사 Pad manufacturing method of lcd and lcd thereof
KR20000066006A (en) * 1999-04-12 2000-11-15 김영환 Method for manufacturing high aperture ratio and high transmittance LCD
KR20000074550A (en) * 1999-05-21 2000-12-15 구본준 Liquid Crystal Display Device And Fabricating Method Thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393894B2 (en) 2019-06-21 2022-07-19 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
KR20020087548A (en) 2002-11-23

Similar Documents

Publication Publication Date Title
KR100679518B1 (en) Array substrate for Liquid crystal display and method for fabricating thereof
US7436478B2 (en) Array substrate for a liquid crystal display device with particular protection layers above link lines and fabricating method thereof
KR100456151B1 (en) Thin film transistor array substrate and method of manufacturing the same
KR100628680B1 (en) TFT array panel
KR20040001695A (en) LCD and method for fabricating the same
KR100654158B1 (en) Liquid crystal display and method for fabricating the same
KR100508000B1 (en) The substrate for LCD and method for fabricating the same
KR100468032B1 (en) Liquid crystal display device having wiring layer and semiconductor layer crossing each other
KR100632216B1 (en) Array substrate for liquid crystal display device and manufacturing method thereof
KR100806802B1 (en) Pad structure of thin film transistor substrate and its fabricating method
KR100684580B1 (en) A method for fabricating array substrate for liquid crystal display device and the same
KR100488338B1 (en) Array substrate for TFT type liquid crystal display device and method of manufacturing the same
KR20020050021A (en) array panel of liquid crystal display and manufacturing method thereof
KR100668136B1 (en) Method of manufacture in tft-lcd
KR100475837B1 (en) The substrate for LCD with a repair line and method for fabricating the same
KR100918279B1 (en) Array substrate for LCD and method for fabricating of the same
KR100482165B1 (en) The substrate for LCD with repair patterns and method for fabricating the same
KR100679513B1 (en) Array substrate of Liquid crystal display
KR100591899B1 (en) Liquid crystal display
KR100583978B1 (en) Liquid crystal display and method for fabricating the same
KR100658977B1 (en) LCD and method for fabricating the same
KR100591900B1 (en) Liquid crystal display
KR100467176B1 (en) Array pannel of liquid crystal display and fabricating method the same
KR100781596B1 (en) Liquid crystal display
KR100422272B1 (en) Method for fabricating lcd and lcd fabricated by the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 13