KR100582356B1 - Method for manufacturing metal-contact in semiconductor device - Google Patents

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Abstract

본 발명은 주변영역의 메탈콘택을 위한 콘택홀 형성시 종횡비 증가로 인해 초래되는 콘택홀 오픈 불량을 방지하는데 적합한 반도체소자의 메탈콘택 제조 방법을 제공하기 위한 것으로, 반도체 기판의 셀영역과 주변영역 상부에 각각 비트라인을 형성하는 단계, 상기 비트라인 상부에 다층의 제1층간절연막을 형성하는 단계, 상기 제1층간절연막이 제공하는 홀 내부에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 상기 제1층간절연막의 전면에 유전막을 형성하는 단계, 상기 유전막과 상기 제1층간절연막 동시에 식각하여 상기 주변영역의 비트라인 상부를 개방시키는 제1콘택홀을 형성하는 단계, 상기 셀영역의 유전막 상에 상부전극을 형성함과 동시에 상기 제1콘택홀에 매립되는 상부전극플러그를 형성하는 단계, 상기 상부전극플러그를 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 선택적으로 식각하여 상기 상부전극과 상기 상부전극플러그 상부를 각각 개방시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀에 매립되는 메탈콘택을 형성하는 단계를 포함한다.The present invention is to provide a method for manufacturing a metal contact of a semiconductor device suitable for preventing contact hole open defects caused by an increase in aspect ratio when forming a contact hole for the metal contact of the peripheral region, the upper portion of the cell region and the peripheral region of the semiconductor substrate Forming a bit line on the bit line, forming a multi-layered first interlayer dielectric layer on the bit line, forming a bottom electrode in the hole provided by the first interlayer dielectric layer, and forming the second electrode including the bottom electrode. Forming a dielectric film on the entire surface of the interlayer insulating film, forming a first contact hole for simultaneously etching the dielectric film and the first interlayer insulating film to open an upper portion of the bit line in the peripheral region, and forming an upper portion on the dielectric film of the cell region Forming an electrode and simultaneously forming an upper electrode plug embedded in the first contact hole, including the upper electrode plug Forming a second interlayer insulating film on the entire surface, selectively etching the second interlayer insulating film to form a second contact hole for opening the upper electrode and the upper electrode plug, respectively, and in the second contact hole Forming a buried metal contact.

메탈콘택, 비트라인, 종횡비, 상부전극플러그, 주변영역, 셀영역Metal contact, bit line, aspect ratio, upper electrode plug, peripheral area, cell area

Description

반도체소자의 메탈콘택 제조 방법{METHOD FOR MANUFACTURING METAL-CONTACT IN SEMICONDUCTOR DEVICE} METHOD FOR MANUFACTURING METAL CONTACTS OF SEMICONDUCTOR DEVICES {METHOD FOR MANUFACTURING METAL-CONTACT IN SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 메탈콘택 제조 방법을 도시한 도면,1A to 1D are views illustrating a metal contact manufacturing method of a semiconductor device according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 메탈콘택 제조 방법을 도시한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a metal contact of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film

33 : 비트라인 34 : 제2층간절연막33: bit line 34: second interlayer insulating film

35 : 스토리지노드콘택 36 : 제3층간절연막35: storage node contact 36: third interlayer insulating film

37 : 하부전극 38a : 유전막37: lower electrode 38a: dielectric film

39 : 제1콘택마스크 40 : 제1콘택홀39: first contact mask 40: first contact hole

41a : 상부전극 42 : 상부전극마스크41a: upper electrode 42: upper electrode mask

43 : 제4층간절연막 44a, 44b : 제2콘택마스크43: fourth interlayer insulating film 44a, 44b: second contact mask

45a, 45b : 제2콘택홀 46a, 46b : 메탈콘택45a, 45b: Second contact hole 46a, 46b: Metal contact

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for forming a contact of a semiconductor device.

메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다. The area occupied by the capacitor is decreasing with high integration, miniaturization, and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be at least secured.

최근에 반도체소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발공정에서 캐패시터의 용량 확보를 위해 캐패시터산화막(Capacitor oxide)의 높이가 높아지는 추세이다. 그에 따라 제1메탈콘택(Metal contact 1; M1C)의 단차가 높아진다. 여기서, 제1메탈콘택(M1C)라 함은 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 제1메탈배선(M1)을 위한 콘택을 일컫는다.Recently, as the size of a semiconductor device is reduced to an ultrafine device, a height of a capacitor oxide is increasing in order to secure a capacity of a capacitor in a device development process. As a result, the step of the first metal contact M1C is increased. Here, the first metal contact M1C refers to a contact for the first metal wiring M1 connected to the upper electrode of the capacitor, the bit line of the peripheral region, and the source / drain of the transistor.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 메탈콘택 제조 방법을 도시한 도면이다.1A to 1D are views illustrating a metal contact manufacturing method of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 셀영역, 셀에지 및 주변영역이 정의된 반도체 기판(11) 상부에 제1층간절연막(12)을 형성하고, 제1층간절연막(12)을 관통하여 반도체 기판(11)과 연결되는 비트라인(13)을 형성한다. 이때, 비트라인(13)은 셀영역과 주변영역에서 형성된다.As shown in FIG. 1A, a first interlayer insulating film 12 is formed on a semiconductor substrate 11 on which cell regions, cell edges, and peripheral regions are defined, and penetrates through the first interlayer insulating film 12 to form a semiconductor substrate ( A bit line 13 connected to 11 is formed. In this case, the bit line 13 is formed in the cell region and the peripheral region.

다음으로, 비트라인(13) 상부에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14)과 제1층간절연막(12)을 관통하는 스토리지노드콘택(15)을 셀영역에만 형성한다.Next, after the second interlayer insulating film 14 is formed on the bit line 13, the storage node contact 15 penetrating the second interlayer insulating film 14 and the first interlayer insulating film 12 is formed only in the cell region. Form.

다음으로, 스토리지노드콘택(15)을 포함한 제2층간절연막(14) 상에 제3층간절연막(16)을 형성한 후, 제3층간절연막(16)을 식각하여 스토리지노드콘택(15) 표면을 노출시키는 홀(도시 생략)을 셀영역에 형성한다.Next, after forming the third interlayer insulating film 16 on the second interlayer insulating film 14 including the storage node contact 15, the third interlayer insulating film 16 is etched to form a surface of the storage node contact 15. Holes (not shown) to be exposed are formed in the cell region.

이어서, 홀의 내부에 캐패시터의 하부전극(17)을 형성하고, 하부전극(17)을 포함한 전면에 유전막(18)을 증착하고, 유전막(18) 상에 상부전극용 도전막(19)을 증착한다.Subsequently, the lower electrode 17 of the capacitor is formed in the hole, the dielectric film 18 is deposited on the entire surface including the lower electrode 17, and the conductive film 19 for the upper electrode is deposited on the dielectric film 18. .

도 1b에 도시된 바와 같이, 상부전극용 도전막(19) 상에 감광막(20)을 도포하고 노광 및 현상으로 패터닝하여 셀영역과 셀에지에만 감광막(20)을 잔류시킨다. 즉, 주변영역을 오픈시킨다.As shown in FIG. 1B, the photosensitive film 20 is coated on the upper electrode conductive film 19 and patterned by exposure and development to leave the photosensitive film 20 only in the cell region and the cell edge. That is, the peripheral area is opened.

다음으로, 감광막(20)을 식각배리어로 하여 주변영역에 형성된 상부전극용 도전막(19)과 유전막(18)을 식각하여 셀영역과 셀에지에만 유전막(18)과 상부전극(19)을 형성한다.Next, the upper electrode conductive film 19 and the dielectric film 18 formed in the peripheral region are etched using the photoresist film 20 as an etching barrier, so that the dielectric film 18 and the upper electrode 19 are formed only in the cell region and the cell edge. Form.

도 1c에 도시된 바와 같이, 감광막(20)을 제거한 후, 반도체 기판(11)의 전면에 제4층간절연막(21)을 증착한 후 평탄화한다.As illustrated in FIG. 1C, after the photosensitive film 20 is removed, the fourth interlayer insulating film 21 is deposited on the entire surface of the semiconductor substrate 11 and then planarized.

다음으로, 제4층간절연막(21) 상에 감광막을 다시 도포한 후 노광 및 현상으로 패터닝하여 콘택마스크(22)를 형성한다. 이때, 콘택마스크(22)는 셀에지의 상부전극(19) 상부를 개방시키기 위한 것임과 동시에 주변영역의 비트라인(13) 상부를 개방시키기 위한 콘택마스크이다.Next, the photoresist film is again coated on the fourth interlayer insulating film 21 and then patterned by exposure and development to form a contact mask 22. In this case, the contact mask 22 is for opening the upper portion of the upper electrode 19 of the cell edge and at the same time, for opening the upper portion of the bit line 13 in the peripheral region.

다음으로, 콘택마스크(22)를 식각배리어로 제4층간절연막(21)을 식각하여 셀에지의 상부전극(19) 표면을 노출시키는 콘택홀(23a)과 주변영역의 비트라인(13) 상부를 노출시키는 콘택홀(23b)을 동시에 형성한다. 여기서, 비트라인(13) 상부를 노출시키는 콘택홀(23a)은 제4층간절연막(21), 제3층간절연막(16) 및 제2층간절연막(14)를 한꺼번에 식각하여 형성한다.Next, the fourth interlayer insulating film 21 is etched using the contact mask 22 as an etch barrier to expose the contact hole 23a exposing the surface of the upper electrode 19 of the cell edge and the upper portion of the bit line 13 in the peripheral region. Contact holes 23b for exposing are formed at the same time. The contact hole 23a exposing the upper part of the bit line 13 is formed by etching the fourth interlayer insulating film 21, the third interlayer insulating film 16, and the second interlayer insulating film 14 at once.

도 1d에 도시된 바와 같이, 콘택마스크(22)를 제거한 후에, 콘택홀(23a, 23b)에 금속막을 증착한 후 에치백 또는 화학적기계적연마를 통해 콘택홀(23a, 23b)에 매립되는 제1메탈콘택(24a, 24b)을 형성한다.As shown in FIG. 1D, after removing the contact mask 22, a metal film is deposited in the contact holes 23a and 23b and then buried in the contact holes 23a and 23b through etch back or chemical mechanical polishing. Metal contacts 24a and 24b are formed.

그러나, 종래 기술은 캐패시터의 용량 확보를 위해 제3층간절연막(16)의 높이를 증가시키는 경우, 주변영역에 형성되는 메탈콘택(24b)의 매립을 위한 콘택홀(23b)의 크기가 작아지면서 식각공정에서 콘택홀(23b)이 오픈되지 않는 문제가 발생한다. However, according to the related art, when the height of the third interlayer insulating layer 16 is increased to secure the capacity of the capacitor, the size of the contact hole 23b for embedding the metal contact 24b formed in the peripheral area becomes smaller and is etched. There arises a problem that the contact hole 23b does not open in the process.

예컨대, 작은 크기의 콘택홀과 두꺼운 식각층으로 인해 종횡비(aspect ratio)가 증가하여 콘택홀 오픈 불량을 초래하고, 이는 보이드(void)와 같은 메탈콘택의 매립 불량을 발생시켜 콘택저항을 증가시킨다.For example, due to the small size of the contact hole and the thick etch layer, the aspect ratio is increased, resulting in poor contact hole opening, which causes poor contact of metal contacts such as voids, thereby increasing contact resistance.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 주변영역의 메탈콘택을 위한 콘택홀 형성시 종횡비 증가로 인해 초래되는 콘택홀 오픈 불량을 방지하는데 적합한 반도체소자의 메탈콘택 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, a method of manufacturing a metal contact of a semiconductor device suitable for preventing contact hole open defects caused by an increase in aspect ratio when forming a contact hole for a metal contact in the peripheral region. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 메탈콘택 제조 방법은 반도체 기판의 주변영역 상부에 비트라인을 형성하는 단계, 상기 비트라인을 포함한 전면에 다층의 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 식각하여 상기 주변영역의 비트라인 상부를 개방시키는 제1콘택홀을 형성하는 단계, 상기 제1콘택홀에 매립되는 플러그를 형성하는 단계, 상기 플러그를 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 선택적으로 식각하여 상기 플러그 상부를 개방시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀에 매립되는 메탈콘택을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 플러그를 형성하는 단계는 상기 제1콘택홀을 채울때까지 상기 제1층간절연막 상에 도전막을 증착하는 단계, 상기 주변영역을 오픈시키는 마스크를 형성하는 단계, 및 상기 마스크를 식각배리어로 상기 제1층간절연막 표면의 상기 도전막을 건식식각하여 상기 제1콘택홀에 매립되는 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.Metal contact manufacturing method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a bit line on the upper peripheral region of the semiconductor substrate, forming a multi-layer interlayer insulating film on the entire surface including the bit line, Etching a first interlayer insulating film to form a first contact hole for opening an upper portion of the bit line in the peripheral region, forming a plug embedded in the first contact hole, and a second interlayer insulating film on the entire surface including the plug Forming a second contact hole to selectively open the plug by etching the second interlayer insulating film; and forming a metal contact to be buried in the second contact hole. The forming of the plug may include depositing a conductive film on the first interlayer insulating film until the first contact hole is filled. Forming a mask for opening an area, and forming a plug embedded in the first contact hole by dry etching the conductive film on the surface of the first interlayer insulating layer using the mask as an etch barrier. .

또한, 본 발명의 반도체소자의 메탈 콘택 제조 방법은 반도체 기판의 셀영역과 주변영역 상부에 각각 비트라인을 형성하는 단계, 상기 비트라인 상부에 다층의 제1층간절연막을 형성하는 단계, 상기 제1층간절연막이 제공하는 홀 내부에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 상기 제1층간절연막의 전면에 유전막 을 형성하는 단계, 상기 유전막과 상기 제1층간절연막 동시에 식각하여 상기 주변영역의 비트라인 상부를 개방시키는 제1콘택홀을 형성하는 단계, 상기 셀영역의 유전막 상에 상부전극을 형성함과 동시에 상기 제1콘택홀에 매립되는 상부전극플러그를 형성하는 단계, 상기 상부전극플러그를 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 선택적으로 식각하여 상기 상부전극과 상기 상부전극플러그 상부를 각각 개방시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀에 매립되는 메탈콘택을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 상부전극플러그를 형성하는 단계는 상기 제1콘택홀을 채울때까지 상기 유전막을 포함한 전면에 상부전극용 도전막을 증착하는 단계, 상기 상부전극용 도전막 상에 감광막을 도포하는 단계, 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 상부전극마스크를 형성하는 단계, 및 상기 상부전극마스크를 식각배리어로 상기 주변영역의 상부전극용 도전막을 선택적으로 식각하여 상기 셀영역에 상부전극을 형성함과 동시에 상기 제1콘택홀에 매립되는 형태의 상부전극플러그를 잔류시키는 단계를 포함하는 것을 특징으로 한다.In addition, in the method of manufacturing a metal contact of a semiconductor device of the present invention, forming a bit line on the cell region and the peripheral region of the semiconductor substrate, respectively, forming a multi-layer first interlayer insulating layer on the bit line, the first Forming a lower electrode in the hole provided by the interlayer insulating film, forming a dielectric film on an entire surface of the first interlayer insulating film including the lower electrode, simultaneously etching the dielectric film and the first interlayer insulating film Forming a first contact hole to open an upper portion of the line, forming an upper electrode on the dielectric layer of the cell region, and simultaneously forming an upper electrode plug embedded in the first contact hole, including the upper electrode plug Forming a second interlayer insulating film on the entire surface, selectively etching the second interlayer insulating film to form an upper portion of the upper electrode and the upper electrode plug; Forming a second contact hole to open the respective contact holes, and forming a metal contact embedded in the second contact hole, wherein the forming of the upper electrode plug comprises: forming the first contact hole; Depositing a conductive film for the upper electrode on the entire surface including the dielectric film, and applying a photosensitive film on the conductive film for the upper electrode, patterning the photosensitive film by exposure and development to cover the cell region and covering the peripheral region. Forming an upper electrode in the cell region by selectively etching the upper electrode mask to open the upper electrode mask, and selectively etching the upper electrode conductive film in the peripheral area using the upper electrode mask as an etching barrier. And retaining the upper electrode plug in a buried form.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 메탈콘택 제조 방법을 도시한 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a metal contact of a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역, 셀에지 및 주변영역이 정의된 반도체 기판(31) 상부에 제1층간절연막(32)을 형성하고, 제1층간절연막(32)을 관통하여 반도체 기판(31)과 연결되는 비트라인(33)을 형성한다. 이때, 비트라인(33)은 셀영역과 주변영역에서 형성된다.As shown in FIG. 2A, a first interlayer insulating layer 32 is formed on the semiconductor substrate 31 on which cell regions, cell edges, and peripheral regions are defined, and penetrates through the first interlayer insulating layer 32. A bit line 33 connected to the 31 is formed. At this time, the bit line 33 is formed in the cell region and the peripheral region.

다음으로, 비트라인(33) 상부에 제2층간절연막(34)을 형성한 후, 제2층간절연막(34)과 제1층간절연막(32)을 관통하는 스토리지노드콘택(35)을 셀영역에만 형성한다.Next, after the second interlayer dielectric layer 34 is formed on the bit line 33, the storage node contact 35 penetrating the second interlayer dielectric layer 34 and the first interlayer dielectric layer 32 is formed only in the cell region. Form.

다음으로, 스토리지노드콘택(35)을 포함한 제2층간절연막(34) 상에 제3층간절연막(36)을 형성한 후, 제3층간절연막(36)을 식각하여 스토리지노드콘택(35) 표면을 노출시키는 홀(도시 생략)을 셀영역에 형성한다.Next, after forming the third interlayer insulating film 36 on the second interlayer insulating film 34 including the storage node contact 35, the third interlayer insulating film 36 is etched to form a surface of the storage node contact 35. Holes (not shown) to be exposed are formed in the cell region.

이어서, 홀의 내부에 캐패시터의 하부전극(37)을 형성하고, 하부전극(37)을 포함한 전면에 유전막(38)을 증착한다.Subsequently, the lower electrode 37 of the capacitor is formed in the hole, and the dielectric film 38 is deposited on the entire surface including the lower electrode 37.

다음으로, 유전막(38)을 포함한 전면에 감광막(39)을 도포하고 노광 및 현상으로 패터닝하여 주변영역에 제1콘택마스크(39a)를 형성한다.Next, the photoresist film 39 is coated on the entire surface including the dielectric film 38 and patterned by exposure and development to form a first contact mask 39a in the peripheral region.

도 2b에 도시된 바와 같이, 제1콘택마스크(39a)를 식각배리어로 하여 유전막(38), 제3층간절연막(36) 및 제2층간절연막(34)을 동시에 건식식각하여 주변영역의 비트라인(33) 상부를 개방시키는 제1콘택홀(40)을 형성한다.As shown in FIG. 2B, the dielectric layer 38, the third interlayer dielectric layer 36, and the second interlayer dielectric layer 34 are simultaneously dry-etched using the first contact mask 39a as an etch barrier to form bit lines in the peripheral region. (33) A first contact hole 40 is formed to open the upper portion.

이때, 비트라인(33) 상부를 개방시키는 제1콘택홀(40)을 형성하기 위한 식각 공정시, 식각되는 층이 유전막(38), 제3층간절연막(36) 그리고 제2층간절연막(34)의 세 개 층이며, 이는 종래 비트라인(33) 상부를 개방시키기 위해 두꺼운 제4층간 절연막이 포함되었던 것에 비해 식각될 층의 두께가 현저히 감소함을 의미한다. 특히, 유전막(38)은 종래 제4층간절연막에 비해 그 두께가 현저히 얇으로 제1콘택홀(40) 형성시 식각부담을 주지 않는다.At this time, during the etching process for forming the first contact hole 40 opening the upper part of the bit line 33, the etched layer is a dielectric film 38, a third interlayer insulating film 36, and a second interlayer insulating film 34. These are three layers, which means that the thickness of the layer to be etched is significantly reduced compared with the conventional thick fourth interlayer insulating film included to open the upper part of the bit line 33. In particular, the dielectric film 38 is significantly thinner than the conventional fourth interlayer insulating film, and does not apply an etching burden when the first contact hole 40 is formed.

따라서, 제1콘택홀(40) 형성시, 비트라인(33) 상부를 충분히 오픈시킬 수 있다.Therefore, when the first contact hole 40 is formed, the upper portion of the bit line 33 may be sufficiently opened.

도 2c에 도시된 바와 같이, 제1콘택마스크(39a) 및 감광막(39)을 제거한 후, 제1콘택홀(40)을 포함한 유전막(38) 상에 상부전극용 도전막(41)을 증착한다. 이때, 제1콘택홀(40)에도 상부전극용 도전막(41)이 충분히 매립될 정도로 증착한다.As shown in FIG. 2C, after removing the first contact mask 39a and the photoresist film 39, the conductive film 41 for the upper electrode is deposited on the dielectric film 38 including the first contact hole 40. . At this time, the first contact hole 40 is deposited to the extent that the conductive film 41 for the upper electrode is sufficiently buried.

상기한 상부전극용 도전막(41)은 TiN, Ru, 폴리실리콘, Pt, Al, W 또는 Cu 중에서 선택된다.The upper electrode conductive film 41 is selected from TiN, Ru, polysilicon, Pt, Al, W, or Cu.

도 2d에 도시된 바와 같이, 상부전극용 도전막(41) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역과 셀에지에만 상부전극마스크(42)를 형성한다. 즉, 셀영역과 셀에지에 상부전극을 형성하도록 주변영역의 상부전극용 도전막(41)을 식각하기 위해 주변영역을 오픈시킨다.As shown in FIG. 2D, the photoresist film is coated on the upper electrode conductive film 41 and patterned by exposure and development to form the upper electrode mask 42 only in the cell region and the cell edge. That is, the peripheral region is opened to etch the conductive film 41 for the upper electrode of the peripheral region to form the upper electrode in the cell region and the cell edge.

도 2d에 도시된 바와 같이, 상부전극마스크(42)를 식각배리어로 하여 주변영역에 형성된 상부전극용 도전막(41)과 유전막(38)을 순차적으로 식각하여 셀영역과 셀에지에만 유전막(38a)과 상부전극(41a)을 형성한다.As shown in FIG. 2D, the upper electrode conductive film 41 and the dielectric film 38 formed in the peripheral area are sequentially etched using the upper electrode mask 42 as an etch barrier, so that the dielectric film (only in the cell region and the cell edge) is etched. 38a) and upper electrode 41a are formed.

이때, 주변영역에서는 상부전극용 도전막(41)이 모두 식각되지않고 제3층간절연막(36) 표면의 상부전극용 도전막(41)을 건식식각하여 제1콘택홀(40)에 매립된 형태의 상부전극용 도전막(41b)이 잔류한다. 이하, '상부전극플러그(41b)'라고 약 칭한다.At this time, the upper electrode conductive film 41 is not etched in the peripheral area, and the upper electrode conductive film 41 on the surface of the third interlayer insulating film 36 is dry-etched and buried in the first contact hole 40. The upper electrode conductive film 41b remains. Hereinafter, the upper electrode plug 41b will be referred to as abbreviation.

도 2e에 도시된 바와 같이, 상부전극마스크(42)를 제거한 후, 반도체 기판(31)의 전면에 제4층간절연막(43)을 증착한 후 평탄화한다.As shown in FIG. 2E, after removing the upper electrode mask 42, a fourth interlayer insulating film 43 is deposited on the entire surface of the semiconductor substrate 31 and then planarized.

다음으로, 제4층간절연막(43) 상에 감광막(44)을 도포한 후 노광 및 현상으로 패터닝하여 제2콘택마스크(44a, 44b)를 형성한다. 이때, 제2콘택마스크(44a, 44b) 중에서 하나(44a)는 셀에지의 상부전극(41a) 상부를 개방시키기 위한 콘택마스크이며 다른 하나(44b)는 주변영역의 상부전극플러그(41b) 상부를 개방시키기 위한 콘택마스크이다. 그리고, 제2콘택마스크(44a, 44b)를 제외한 나머지 감광막(44)은 셀영역의 상부전극(41a)을 덮는다.Next, the second contact masks 44a and 44b are formed by coating the photosensitive film 44 on the fourth interlayer insulating film 43 and then patterning them by exposure and development. At this time, one of the second contact masks 44a and 44b is a contact mask for opening the upper portion of the upper electrode 41a of the cell edge, and the other 44b is an upper portion of the upper electrode plug 41b of the peripheral region. It is a contact mask for opening. The remaining photoresist layer 44 except for the second contact masks 44a and 44b covers the upper electrode 41a of the cell region.

다음으로, 제2콘택마스크(44a, 44b)를 식각배리어로 제4층간절연막(43)을 식각하여 셀에지의 상부전극(41a) 표면을 노출시키는 제2콘택홀(45a)과 주변영역의 상부전극플러그(41b) 상부를 노출시키는 제2콘택홀(45b)을 동시에 형성한다. Next, the fourth interlayer insulating layer 43 is etched using the second contact masks 44a and 44b as an etch barrier to expose the surface of the upper electrode 41a of the cell edge and the upper portion of the peripheral region. A second contact hole 45b exposing the upper portion of the electrode plug 41b is formed at the same time.

여기서, 상부전극플러그(41b) 상부를 노출시키는 제2콘택홀(45b)을 형성하기 위해 식각하는 층이 제4층간절연막(43)의 한 층이므로 식각되어야 할 깊이가 얕고, 이로써 제2콘택홀(45b)이 오픈되지 않는 불량을 방지할 수 있다. 한편, 종래에는 주변영역의 비트라인 상부를 개방시키는 콘택홀 형성시 식각되는 층이 제4층간절연막, 유전막, 제3층간절연막 그리고 제2층간절연막의 네 개 층이어서 콘택홀의 오픈불량을 초래했었다.Here, since the layer to be etched to form the second contact hole 45b exposing the upper portion of the upper electrode plug 41b is one layer of the fourth interlayer insulating film 43, the depth to be etched is shallow. It is possible to prevent the defect that 45b does not open. On the other hand, in the related art, four layers of the fourth interlayer insulating film, the dielectric film, the third interlayer insulating film, and the second interlayer insulating film are etched when the contact hole is formed to open the upper part of the bit line.

도 2f에 도시된 바와 같이, 제2콘택마스크(44a, 44b)를 제거한 후에, 제2콘택홀(45a, 45b)에 금속막을 증착한 후 에치백 또는 화학적기계적연마를 통해 콘택 홀(45a, 45b)에 매립되는 제1메탈콘택(46a, 46b)을 형성한다. 여기서, 제1메탈콘택(46a, 46b) 중에서 하나(46a)는 상부전극(41a)에 연결되는 메탈콘택(M1C)이고, 다른 하나(46b)는 상부전극플러그(41b)를 통해 주변영역의 비트라인(33)에 연결되는 메탈콘택(M1C)이다.As shown in FIG. 2F, after removing the second contact masks 44a and 44b, a metal film is deposited in the second contact holes 45a and 45b and then contact holes 45a and 45b through etch back or chemical mechanical polishing. ) To form first metal contacts 46a and 46b. Here, one of the first metal contacts 46a and 46b is a metal contact M1C connected to the upper electrode 41a, and the other 46b is a bit of the peripheral region through the upper electrode plug 41b. The metal contact M1C is connected to the line 33.

상술한 본 발명은 캐패시터의 용량 확보를 위해 제3층간절연막(36)의 높이를 증가시키더라도 주변영역에 형성되는 제1메탈콘택(46b)을 위한 제2콘택홀(45b)을 형성하기 위해 식각되어야할 층이 제4층간절연막(43) 한층이므로 콘택홀 오픈불량이 상대적으로 작아진다.The present invention described above is etched to form the second contact hole 45b for the first metal contact 46b formed in the peripheral region even though the height of the third interlayer insulating film 36 is increased to secure the capacitor. Since the layer to be made is one layer of the fourth interlayer insulating film 43, the contact hole open defect is relatively small.

그리고, 본 발명은 셀에지와 주변영역에서 식각되는 식각층의 두께, 즉 제4층간절연막(43)만을 식각하므로 상부전극(41a)에서 식각정지가 가능하므로 상부전극(41a)의 과도식각(over etch)을 방지할 수 있다. 한편, 종래 기술에서는 셀에지에서 식각되는 층이 제4층간절연막의 한 층인데 반해, 주변영역에서 식각되는 층이 제4층간절연막, 유전막, 제3층간절연막 그리고 제2층간절연막의 네 개 층이어서 상대적으로 셀에지에서 상부전극의 과도식각이 수반될 수 밖에 없었고, 이는 콘택저항을 증가시키는 원인이 되었다. 더욱이, 종래 기술은 주변영역에 형성되는 제1메탈콘택이 매립되는 콘택홀의 깊이가 깊어 깊은 콘택홀을 형성하기 위한 하드마스크를 도입해야 하므로 공정이 복잡해졌으나, 본 발명은 하드마스크를 도입할 필요가 없어 공정이 단순해진다.In the present invention, since only the fourth interlayer insulating layer 43 is etched, that is, the thickness of the etch layer etched from the cell edge and the peripheral area, the etch stop is possible at the upper electrode 41a, so that the over-etching of the upper electrode 41a etch) can be prevented. Meanwhile, in the related art, the layer etched from the cell edge is one layer of the fourth interlayer insulating film, whereas the layer etched from the peripheral area is four layers of the fourth interlayer insulating film, the dielectric film, the third interlayer insulating film, and the second interlayer insulating film. Relatively, the overetching of the upper electrode was accompanied by the cell edge, which caused the contact resistance to increase. In addition, the prior art has a complicated process because it is necessary to introduce a hard mask for forming a deep contact hole because the depth of the contact hole in which the first metal contact formed in the peripheral region is embedded is complicated, but the present invention needs to introduce a hard mask. No process is simplified.

또한, 본 발명은 주변영역에 형성되는 제1메탈콘택(46b)의 매립깊이가 상부전극플러그(41b)에 의해 현저히 얕아지므로 메탈콘택(46b)을 형성하기 위한 금속막 의 매립이 양호하다.Further, in the present invention, since the buried depth of the first metal contact 46b formed in the peripheral region is remarkably shallow by the upper electrode plug 41b, the embedding of the metal film for forming the metal contact 46b is good.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 비트라인 상부에 미리 상부전극플러그를 형성해주므로써 주변영역의 제1메탈콘택을 위한 콘택홀의 오픈불량을 방지할 수 있는 효과가 있다.According to the present invention, the upper electrode plug is formed in advance on the bit line, thereby preventing the defective opening of the contact hole for the first metal contact in the peripheral region.

또한, 주변영역에 형성되는 제1메탈콘택이 매립되는 콘택홀의 깊이가 얕아지므로 깊은 콘택홀을 형성하기 위한 하드마스크를 도입할 필요가 없어 공정이 단순해진다.In addition, since the depth of the contact hole in which the first metal contact formed in the peripheral region is embedded becomes shallow, there is no need to introduce a hard mask for forming a deep contact hole, thereby simplifying the process.

또한, 주변영역에 형성되는 제1메탈콘택이 매립되어야할 콘택홀의 종횡비를 상부전극플러그를 통해 감소시켜주므로써 메탈콘택을 양호게 매립시킬 수 있는 효과가 있다.
In addition, by reducing the aspect ratio of the contact hole in which the first metal contact formed in the peripheral region is to be buried through the upper electrode plug, the metal contact may be well buried.

Claims (8)

반도체 기판의 주변영역 상부에 비트라인을 형성하는 단계;Forming a bit line over the peripheral region of the semiconductor substrate; 상기 비트라인을 포함한 전면에 다층의 제1층간절연막을 형성하는 단계;Forming a multi-layer first interlayer insulating film on the entire surface including the bit line; 상기 제1층간절연막을 식각하여 상기 주변영역의 비트라인 상부를 개방시키는 제1콘택홀을 형성하는 단계;Etching the first interlayer insulating layer to form a first contact hole for opening an upper portion of the bit line in the peripheral region; 상기 제1콘택홀에 매립되는 플러그를 형성하는 단계;Forming a plug embedded in the first contact hole; 상기 플러그를 포함한 전면에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the entire surface including the plug; 상기 제2층간절연막을 선택적으로 식각하여 상기 플러그 상부를 개방시키는 제2콘택홀을 형성하는 단계; 및Selectively etching the second interlayer insulating layer to form a second contact hole for opening the upper portion of the plug; And 상기 제2콘택홀에 매립되는 메탈콘택을 형성하는 단계Forming a metal contact embedded in the second contact hole 를 포함하는 반도체소자의 메탈콘택 제조 방법.Metal contact manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 플러그를 형성하는 단계는,Forming the plug, 상기 제1콘택홀을 채울때까지 상기 제1층간절연막 상에 도전막을 증착하는 단계;Depositing a conductive film on the first interlayer insulating film until the first contact hole is filled; 상기 주변영역을 오픈시키는 마스크를 형성하는 단계; 및Forming a mask to open the peripheral region; And 상기 마스크를 식각배리어로 상기 제1층간절연막 표면의 상기 도전막을 건식 식각하여 상기 제1콘택홀에 매립되는 플러그를 형성하는 단계Dry etching the conductive layer on the surface of the first interlayer dielectric layer using the mask as an etch barrier to form a plug embedded in the first contact hole 를 포함하는 것을 특징으로 하는 반도체소자의 메탈콘택 제조 방법.Metal contact manufacturing method of a semiconductor device comprising a. 제2항에 있어서,The method of claim 2, 상기 도전막은,The conductive film, TiN, Ru, 폴리실리콘, Pt, Al, W 또는 Cu 중에서 선택되는 것을 특징으로 하는 반도체소자의 메탈콘택 제조 방법.TiN, Ru, polysilicon, Pt, Al, W or Cu is a metal contact manufacturing method of a semiconductor device, characterized in that selected from. 반도체 기판의 셀영역과 주변영역 상부에 각각 비트라인을 형성하는 단계;Forming bit lines on the cell region and the peripheral region of the semiconductor substrate, respectively; 상기 비트라인 상부에 다층의 제1층간절연막을 형성하는 단계;Forming a multi-layer first interlayer dielectric layer on the bit line; 상기 제1층간절연막이 제공하는 홀 내부에 하부전극을 형성하는 단계;Forming a lower electrode in a hole provided by the first interlayer insulating film; 상기 하부전극을 포함한 상기 제1층간절연막의 전면에 유전막을 형성하는 단계;Forming a dielectric film on an entire surface of the first interlayer insulating film including the lower electrode; 상기 유전막과 상기 제1층간절연막 동시에 식각하여 상기 주변영역의 비트라인 상부를 개방시키는 제1콘택홀을 형성하는 단계;Simultaneously etching the dielectric layer and the first interlayer dielectric layer to form a first contact hole for opening an upper portion of the bit line of the peripheral region; 상기 셀영역의 유전막 상에 상부전극을 형성함과 동시에 상기 제1콘택홀에 매립되는 상부전극플러그를 형성하는 단계;Forming an upper electrode plug on the dielectric layer of the cell region and simultaneously filling an upper electrode plug embedded in the first contact hole; 상기 상부전극플러그를 포함한 전면에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the entire surface including the upper electrode plug; 상기 제2층간절연막을 선택적으로 식각하여 상기 상부전극과 상기 상부전극플러그 상부를 각각 개방시키는 제2콘택홀을 형성하는 단계; 및Selectively etching the second interlayer insulating layer to form second contact holes for opening the upper electrode and the upper electrode plug, respectively; And 상기 제2콘택홀에 매립되는 메탈콘택을 형성하는 단계Forming a metal contact embedded in the second contact hole 를 포함하는 반도체소자의 메탈 콘택 형성 방법.Metal contact forming method of a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 제1콘택홀을 형성하는 단계는,Forming the first contact hole, 상기 유전막을 포함한 전면에 감광막을 도포하는 단계;Applying a photoresist film to the entire surface including the dielectric film; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 모두 덮으면서 상기 주변영역의 유전막 표면을 오픈시키는 제1콘택마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form a first contact mask covering the cell region and opening the dielectric film surface of the peripheral region; And 상기 제1콘택마스크를 식각배리어로 하여 상기 주변영역의 유전막과 제1층간절연막을 순차적으로 건식식각하여 상기 비트라인 상부를 개방시키는 단계Sequentially etching the dielectric layer and the first interlayer dielectric layer in the peripheral area using the first contact mask as an etch barrier to open the upper portion of the bit line. 를 포함하는 것을 특징으로 하는 반도체 소자의 메탈콘택 제조 방법.Metal contact manufacturing method of a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 상부전극플러그를 형성하는 단계는,Forming the upper electrode plug, 상기 제1콘택홀을 채울때까지 상기 유전막을 포함한 전면에 상부전극용 도전막을 증착하는 단계;Depositing a conductive film for the upper electrode on the entire surface including the dielectric layer until the first contact hole is filled; 상기 상부전극용 도전막 상에 감광막을 도포하는 단계;Coating a photosensitive film on the upper electrode conductive film; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 상부전극마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form an upper electrode mask covering the cell region and opening the peripheral region; And 상기 상부전극마스크를 식각배리어로 상기 주변영역의 상부전극용 도전막을 선택적으로 식각하여 상기 셀영역에 상부전극을 형성함과 동시에 상기 제1콘택홀에 매립되는 형태의 상부전극플러그를 잔류시키는 단계Selectively etching the conductive film for the upper electrode of the peripheral region using the upper electrode mask as an etching barrier to form an upper electrode in the cell region, and at the same time, leaving the upper electrode plug having a form embedded in the first contact hole. 를 포함하는 것을 특징으로 하는 반도체소자의 메탈콘택 제조 방법.Metal contact manufacturing method of a semiconductor device comprising a. 제6항에 있어서,The method of claim 6, 상기 상부전극용 도전막은,The upper electrode conductive film, TiN, Ru, 폴리실리콘, Pt, Al, W 또는 Cu 중에서 선택되는 것을 특징으로 하는 반도체소자의 메탈콘택 제조 방법.TiN, Ru, polysilicon, Pt, Al, W or Cu is a metal contact manufacturing method of a semiconductor device, characterized in that selected from. 제4항에 있어서,The method of claim 4, wherein 상기 제2콘택홀을 형성하는 단계는,Forming the second contact hole, 상기 제2층간절연막 상에 감광막을 도포하는 단계;Coating a photosensitive film on the second interlayer insulating film; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역과 상기 주변영역을 각각 일부 오픈시키는 제2콘택마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form a second contact mask that partially opens the cell region and the peripheral region, respectively; And 상기 제2콘택마스크를 식각배리어로 하여 상기 제2층간절연막을 식각하여 상기 상부전극의 표면을 개방시키는 제2콘택홀과 상기 상부전극플러그의 표면을 개방시키는 제2콘택홀을 동시에 형성하는 단계Simultaneously etching the second interlayer insulating layer using the second contact mask as an etch barrier to form a second contact hole for opening the surface of the upper electrode and a second contact hole for opening the surface of the upper electrode plug. 를 포함하는 것을 특징으로 하는 반도체 소자의 메탈콘택 제조 방법.Metal contact manufacturing method of a semiconductor device comprising a.
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KR100683492B1 (en) * 2005-12-28 2007-02-15 주식회사 하이닉스반도체 Method for contact etch in semiconductor device
KR100702768B1 (en) * 2006-06-28 2007-04-03 주식회사 하이닉스반도체 Method of manufacturing a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070252A (en) * 1996-08-27 1998-03-10 Mitsubishi Electric Corp Semiconductor device and method of fabricating the same
JPH11214644A (en) * 1998-01-26 1999-08-06 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
KR20010004976A (en) * 1999-06-30 2001-01-15 김영환 Method of forming a contact hole in a semiconductor device
KR20030002872A (en) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 Method of forming contacts of semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070252A (en) * 1996-08-27 1998-03-10 Mitsubishi Electric Corp Semiconductor device and method of fabricating the same
JPH11214644A (en) * 1998-01-26 1999-08-06 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
KR20010004976A (en) * 1999-06-30 2001-01-15 김영환 Method of forming a contact hole in a semiconductor device
KR20030002872A (en) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 Method of forming contacts of semiconductor memory device

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