KR100580294B1 - 엔브이에스램 셀 및 그 동작 방법 - Google Patents

엔브이에스램 셀 및 그 동작 방법 Download PDF

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Abstract

본 발명은 2개의 엑세스 트랜지스터와 2개의 에스램 트랜지스터와 2개의 소노스 트랜지스터로 엔브이에스램을 구성할 수 있는 셀 구조에 관한 것이다.
본 발명의 엔브이에스램 셀 및 그 동작방법은 새로운 데이터를 세트시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 1 데이터 노드와 제 1 전도체 사이에 연결되어 있는 제 1 엑세스 트랜지스터; 소스는 VSS에 연결되고 드레인은 상기 제 1 노드에 연결되며 제 2 엑세스 트랜지스터와 연결된 제 2 데아터 노드의 신호가 게이트로 인가되는 제 1 에스램 트랜지스터; 소스에 VCC가 인가되고 드레인은 상기 제 1 데이터 노드에 연결되며 게이트는 VSE와 연결되어 있는 제 1 소노스 트랜지스터; 소스에 VCC가 인가되고 드레인은 상기 제 2 데이터 노드에 연결되며 입력 게이트 단은 상기 제 1 소노스 트랜지스터의 게이트와 연결되어 있는 제 2 소노스 트랜지스터; 소스는 VSS에 연결되고 드레인은 상기 제 2 노드에 연결되며 제 1 엑세스 트랜지스터와 연결된 제 1 데이터 노드의 신호가 게이트로 인가되는 제 1 에스램 트랜지스터 및 새로운 데이터를 세트 시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 2 데이터 노드와 제 2 전도체 사이에 연결되어 있는 제 2 엑세스 트랜지스터로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 엔브이에스램 셀 및 그 동작방법은 종래의 엔브이에스램에서 비휘발성 파트의 6개의 트랜지스터와 에스램 셀 내의 2개의 풀업 트랜지스터, 총 8개의 트랜지스터를 2개의 소노스 트랜지스터로 대체하고 쓰기, 읽기 및 지우기의 전과정이 원활이 진행될 수 있음을 보임으로써 엔브이에스램의 셀 면적을 크게 줄일 수 있으며 비용의 절감되는 효과가 있다.
엔브이에스램, 소노스 트랜지스터, 비휘발성, 에스램 트랜지스터, 엑세스 트랜지스터

Description

엔브이에스램 셀 및 그 동작 방법{NVSRAM Cell and operating method thereof}
도 1은 종래기술에 의한 엔브이에스램 셀의 회로도.
도 2는 본 발명에 의한 엔브이에스램 셀의 회로도.
<도면의 주요부분에 대한 부호의 설명>
110 : 제 1 엑세스 트랜지스터 120 : 제 2 엑세스 트랜지스터
200 : 에스램 부분
210 : 제 1 에스램 트랜지스터 220 : 제 2 에스램 트랜지스터
300 : 비휘발성 부분
310 : 제 1 소노스 트랜지스터 320 : 제 2 소노스 트랜지스터
본 발명은 엔브이에스램 셀 및 그 동작방법에 관한 것으로, 보다 자세하게는 2개의 엑세스 트랜지스터와 2개의 에스램 트랜지스터와 2개의 소노스 트랜지스터로 이루어진 엔브이에스램 셀에 관한 것이다.
도 1은 종래기술에 의한 NVSRAM(Non Volatile Static Random Access Memory) SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) Cell의 회로도를 나타낸 것이다. 도 1을 살펴보면 셀(10)은 플립플롭(12)과 한 쌍의 비휘발성회로(14)를 포함하고 있다. 셀(10)의 정상적인 SRAM 작동은 크로스 결합형으로 연결된 한 쌍의 트랜지스터(16)(18)로 형성되어 있는 플립플롭(12)에 의해 행해지게되며 트랜지스터(16)(18)의 드레인은 플립플롭(12)으로부터 나오는 서로 반대(진수와 보수)의 데이터 레벨 출력신호가 존재하는 노드(20)(22)에 연결되어 있다. 부하저항(24)(26)은 각각 데이터노드(20)(22)와 전도체(28)에 인가되는 플립플롭(12)용 내부전원(VCCF) 사이에 연결되어 있다.
데이터노드(20)(22)에 대한 억세스는 각각 엑세스트랜지스터(30)(32)를 통해 행해지며 억세스 트랜지스터(30)(32)의 채널은 각각 데이터 노드(20)(22)와 전도체(34)(36) 사이에 연결되어 있다.
플립플롭(12)으로부터 나오는 현존하는 데이터를 리드(read) 즉 데이터를 감지 하든지 플립플롭(12)에다 새로운 데이터를 라이트(write) 즉 새로운 데이터를 세트시키기 위해 어레이에 있는 특정한 어떤 셀을 어드레스시키기 위해서는 어떠한 신호가 어드레스 된 셀이 존재하는 로우(row)의 원드라인 전도체(38)에 인가되어서 어드레스된 셀을 포함하는 로우에 있는 모든 셀의 억세스 트랜지스터(30)(32)를 작동시킨다. 데이터 라이트 또는 데이터 리드 작동시 요구될 때 어드레스된 셀이 존 재하는 셀 칼럼의 비트라인 전도체(34)(36)에 신호 (BT)(BC)가 거의 동시에 라이트되든지 또는 상기 전도체(34)(36)로부터 신호(BT)(BC)가 거의 동시에 리드 되어진다.
비휘발성 회로(14)는 각각의 데이터노드(20)(22)에 연결되어서 전원이 차단될 때 데이터노드(20)(22)에 있는 데이터가 휘발되지 않게 한다. 비휘발성회로(14)는 전도체(39)에 있는 전원(VCCP)과 데이터노드(20)나 데이터노드(22) 사이에 연결되어 있다. 비휘발성회로(14)는 두개의 스위칭 수단인 MOS 트랜지스터(40a)(40c) 또는 (42a)(42c) 사이에 연결된 SNOS 트랜지스터(40b) 또는 (42b)와 같은 그러한 하나의 프로그래머블 전압 스레시홀드 장치를 구성하고 있다. 비휘발성회로(14)에 있는 3개의 트랜지스터의 소스와 드레인은 직렬로 연결되어 있고, 비휘발성회로(14)에 있는 3개의 모든 트랜지스터의 채널은 공통의 소스와 드레인확산영역을 가지는 인접하는 트랜지스터에 연속하여 뻗어있다.
단일의 전도체(44)는 트랜지스터(40a)(42a)의 게이트에 공통으로 연결되어 있으며 또다른 전도체(46)는 트랜지스터(40b)(42b)의 게이트에 연결되어 있다.
플립플롭(12)으로 부터 나오는 휘발성 데이터를 비휘발성 회로(14)로 전달 시키는 기능을 기억작동이라고 하며 기억작동은 2단계로 구성된다.
기억작동에서 첫번째 단계는 트랜지스터(40b)(42b)의 스레시홀드 전압레벨을 이레이즈시키는 것이며 기억작동에서의 두번째 단계는 프로그램시키는 단계로서, 이 단계는 낮은 데이터노드(20) 또는 (22)에 연결된 하나의 트랜지스터(40b) 또는 (42b)의 스레시홀드 전압상승시키고 그리고 높은 데이터노드(20) 또는 (22)에 연결 된 다른 트랜지스터(40b) 또는 (42b)에 있는 이레이즈된 레벨로 부터 나오는 스레시홀드 전압의 변화현상을 금지시키는 것을 포함한다.
프로그래머블 트랜지스터(40b)(42b)로 부터 플립플롭(12)으로 비휘발성 데이터를 전달시키는 기능은 소환기능이라고 하며 소환기능도 역시 2단계를 구성하고 있다. 소환기능에서의 첫번째 단계는 세트업(set-up)이다. 세트업단계 동안 플립플롭(12)의 데이터노드는 접저되어서 플립플롭이 비휘발성 데이터를 소환시키기 직전에 어떤 임의의 상태로 재생되는 것을 방지시킨다. 소환작동에서의 두번째 단계는세팅이라고 하며 세팅단계 동안 양쪽의 비휘발성회로(14)로부터 나오는 전류는 플립플롭(12)의 데이터노드에 동시에 인가되어진다.
그러나, 상기와 같은 종래의 엔브이에스램은 총 12개의 트랜지스터로 구성되어 있으므로 셀 면적이 에스램 셀에 비해 매우 크다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소노스 비휘발성 트랜지스터를 포함하여 총 6개의 트랜지스터로 엔브이에스램을 구성하여 셀의 면적을 크게 줄일 수 있는 6개의 트랜지스터로 구성된 엔브이에스램 셀에 관한 것이다.
본 발명의 상기 목적은 새로운 데이터를 세트시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 1 데이터 노드와 제 1 전도체 사이에 연결되어 있는 제 1 엑세스(Access) 트랜지스터; 소스는 VSS에 연결되고 드레인은 상기 제 1 노드에 연결되며 제 2 엑세스 트랜지스터와 연결된 제 2 데아터 노드의 신호가 게이트로 인가되는 제 1 에스램(SRAM) 트랜지스터; 소스에 VCC가 인가되고 드레인은 상기 제 1 데이터 노드에 연결되며 게이트는 VSE와 연결되어 있는 제 1 소노스(SONOS) 트랜지스터; 소스에 VCC가 인가되고 드레인은 상기 제 2 데이터 노드에 연결되며 입력 게이트 단은 상기 제 1 소노스 트랜지스터의 게이트와 연결되어 있는 제 2 소노스 트랜지스터; 소스는 VSS에 연결되고 드레인은 상기 제 2 노드에 연결되며 제 1 엑세스 트랜지스터와 연결된 제 1 데이터 노드의 신호가 게이트로 인가되는 제 2 에스램 트랜지스터 및 새로운 데이터를 세트 시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 2 데이터 노드와 제 2 전도체 사이에 연결되어 있는 제 2 엑세스 트랜지스터으로 이루어진 엔브이에스램(NVSRAM) 셀 및 그 동작방법에 의해 달성된다.
상기 제 1, 제 2 소노스 트랜지스터는 비휘발성 부분을 이루며 상기 제 1, 제 2 에스램 트랜지스터는 에스램 부분을 이룬다.
또한 본 발명의 엔브이에스램 셀의 동작 과정은 전원이 끊길 경우 에스램 부분에 저장된 데이터를 비휘발성 부분에 프로그램(Program)하는 과정; 전원이 다시 켜질 경우 상기 비휘발성 부분에 있던 데이터를 에스램으로 읽어 들여오는 리콜(Recall) 과정 및 상기 프로그램 및 리콜 과정이 완료된 후 소노스 트랜지스터에 저장된 데이터를 지우는 이레이즈(Erase) 과정으로 이루어진다.
상기 프로그램 과정은 소노스 트랜지스터의 오엔오(ONO) 질화물(Nitride) 층내에 트랩(Trap)된 전하에 의해 정보가 저장되고 상기 리콜 과정은 제 1 소노스 트랜지스터에 연결된 제 1 데이터 노드를 하이 상태로 끌어올리고 제 2 소노스 트랜지스터에 연결된 제 2 데이터 노드를 로우 상태로 유지시키며, 상기 이레이즈 과정은 소노스 트랜지스터의 게이트 인가 전압인 VSE에 네가티브 전압을 인가시켜 상기 프로그램 과정에서 저장된 소노스 트랜지스터의 질화물 내에 트랩된 전하를 채널 쪽으로 터널링시켜 빠져나가게 해주는 과정을 포함하여 이루어진다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항을 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 1은 종래기술에 의한 엔브이에스램 셀의 회로에 관한 것이다.
다음, 도 2는 본 발명에 의한 엔브이에스램 셀의 회로에 관한 것이다. 도 2에서와 같이 본 발명에 의한 엔브이에스램 셀의 구조는 2개의 엑세스 트랜지스터(110, 120)와 에스램부(200)를 구성하는 2개의 에스램 트랜지스터(210, 220) 및 비휘발성부(300)를 구성하는 소노스 트랜지스터(310, 320)으로 이루어져 있으며, 종래의 하이 로드(High Load) 저항을 갖는 에스램 셀에서 하이 로드 저항 대신에 소노스 트랜지스터를 대체하는 구조 또는 기존 풀 씨모스 6 트랜지스터 셀(Full CMOS 6T Cell) 구조에서 피모스 풀업(PMOS pull up) 트랜지스터 대신 소노스 트랜지스터로 대체하는 셀 구조 이때 소노스 트랜지스터는 비휘발성 부분으로 사용되며 소노스 트랜지스터의 입력 게이트 단은 외부회로에서 프로그램, 이레이즈, 리콜과정을 위한 신호단과 연결되어 있다.
또한 본 발명에 의한 엔브이에스램 동작 과정은 프로그램, 리콜 및 이레이즈 과정으로 이루어지는데 상기 프로그램 과정을 자세히 살펴보면 다음과 같다.
전원이 막 꺼지기 전 에스램 셀의 각 데이터 노드는 “하이” 또는 “로우” 포텐셜 상태이다. 전원이 꺼지려는 것이 감지되면 도 2의 소노스 트랜지스터의 게이트 단에 충분히 높은 입력 신호(VSE)가 인가되고 이때 채널(Channe) 부의 전자들은 게이트부의 오엔오 질화물 층으로 에프엔(FN) 터널링(tunneling)하게 된다. 이에 충분한 전자들이 질화물부에 저장되면 소노스 트랜지스터의 VT 는 초기 상태에 비해 높아지게 되는데 이를 프로그램 되었다고 한다. 이와 같이 도 2의 에스램의 제 2 노드(로우 노드)와 연결되어 있는 제 2 소노스 트랜지스터는 정상적으로 프로그램 되는 반면 제 1 노드(하이 노드)와 연결된 제 1 소노스 트랜지스터는 비평형 상태에서 짧은 시간 동안 프로그램되지 않는데 이는 DWI (Dynamic Write Inhibition) 특성 때문인데 이는 다음 표 1의 노드 전압에 따른 프로그램 VT 특성을 참조하면 된다.
Figure 112003050955225-pat00001
이와 같은 특성을 이용하여 프로그램 과정에서 제 1 노드와 연결된 소노스 트랜지스터는 도 전도성(high conductivity) 상태로, 제 2 노드와 연결된 소노스 트랜지스터는 저 전도성(low conductivity) 상태로 쓰여지게 된다. 이러한 상태는 소노스 트랜지스터의 오엔오 질화물 층내에 트랩된 전하에 의해 정보가 저장된 상태이므로 쉽게 사라지지 않아 비휘발성 특성을 갖게 되는 것이다.
엔브이에스램의 동작과정 중 리콜과정을 살펴보면 다음과 같다.
전원이 들어오기 전 상태를 살펴보면 에스램 셀에 VCC 가 오프(Off)된 상태이므로 에스램의 노드에 축적된 전하가 없는 상태로 두 노드 간에 “하이” 또는 “로우”가 구분되지 않는다. 즉 기존에 에스램에 저장되었던 데이터는 소실되어 있는 상태이다. 이제 전원이 다시 들어오게 되면 에스램 셀에 VCC 가 온(On)되고 외부 입력단으로부터 소노스 게이트단으로 고 전압(소노스 트랜지스터의 VT 이상)를 인가하게 되면 제 1 노드단의 소노스 트랜지스터는 고 전도성 상태이므로 Vcc로부터 많은 전류가 흘러 에스램의 제 1 노드를 다시 하이로 끌어 올리게 되고 반면에 제 2 노드단에 소노스 트랜지스터는 저 전도성 상태가 되므로 적은 전류가 VCC 로부터 흐르게 되어 에스램 셀의 노드를 계속 로우 상태로 유지 시킨다. 이러한 상태는 에스램 의 풀다운(Full down) 트랜지스터의 동작에 의해 보완 /보강되며 따라서 에스램이 “하이,“로우”를 구분하기 충분한 상태가 되고 정상적인 읽기 과정이 완성 종료 되는 것이다.
마지막으로 엔브이에스램에서의 이레이즈 과정을 살펴보면 다음과 같다.
상기 프로그램 및 리콜과정이 완료된 후 소노스 트랜지스터에 저장된 데이터를 지울 필요가 있으며 이는 이레이즈 과정으로 상기 프로그램 과정에서 저장된 소노스 트랜지스터의 질화물 내에 트랩된 전하를 VSE에 네가티브 전압(Negative Voltage)를 인가함으로써 채널 쪽으로 터널링시켜 빠져나가게 하여 트랜지스터를 원 상태로 복구 시키는 과정으로 VSE에 충분히 높은 네가티브 전압을 인가 시킴으로써 구동 시킬 수 있다. 이 과정은 프로그램과정과는 달리 에스램 셀의 각 노드 전압과는 무관하게 동작 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 엔브이에스램 셀 및 그 동작방법은 종래의 엔브이에스램에서 비휘발성 파트의 6개의 트랜지스터와 에스램 셀 내의 2개의 풀업 트랜지스터, 총 8개의 트랜지스터를 2개의 소노스 트랜지스터로 대체하고 쓰기, 읽기 및 지우기의 전과정이 원활이 진행될 수 있음을 보임으로써 엔브이에스램의 셀 면적을 크게 줄일 수 있으며 비용이 절감되는 효과가 있다.

Claims (7)

  1. 엔브이에스램 셀에 있어서,
    새로운 데이터를 세트시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 1 데이터 노드와 제 1 전도체 사이에 연결되어 있는 제 1 엑세스 트랜지스터;
    소스는 VSS에 연결되고 드레인은 상기 제 1 노드에 연결되며 제 2 엑세스 트랜지스터와 연결된 제 2 데이터 노드의 신호가 게이트로 인가되는 제 1 에스램 트랜지스터;
    소스에 VCC가 인가되고 드레인은 상기 제 1 데이터 노드에 연결되며 게이트는 VSE와 연결되어 있는 제 1 소노스 트랜지스터;
    소스에 VCC가 인가되고 드레인은 상기 제 2 데이터 노드에 연결되며 입력 게이트 단은 상기 제 1 소노스 트랜지스터의 게이트와 연결되어 있는 제 2 소노스 트랜지스터;
    소스는 VSS에 연결되고 드레인은 상기 제 2 노드에 연결되며 제 1 엑세스 트랜지스터와 연결된 제 1 데이터 노드의 신호가 게이트로 인가되는 제 2 에스램 트랜지스터; 및
    새로운 데이터를 세트 시키기 위한 신호단에 게이트가 연결되고 채널은 각각 제 2 데이터 노드와 제 2 전도체 사이에 연결되어 있는 제 2 엑세스 트랜지스터
    를 포함하여 이루어짐을 특징으로 하는 엔브이에스램 셀.
  2. 제 1항에 있어서,
    상기 제 1, 제 2 소노스 트랜지스터는 비휘발성 부분을 이루는 것을 특징으로 하는 엔브이에스램 셀.
  3. 제 1항에 있어서,
    상기 제 1, 제 2 에스램 트랜지스터는 에스램 부분을 이루는 것을 특징으로 하는 엔브이에스램 셀.
  4. 엔브이에스램 셀의 동작 방법에 있어서,
    전원이 끊길 경우 에스램 부분에 저장된 데이터를 비휘발성 부분에 프로그램하는 과정;
    전원이 다시 켜질 경우 상기 비휘발성 부분에 있던 데이터를 에스램으로 읽어 들여오는 리콜 과정; 및
    상기 프로그램 및 리콜 과정이 완료된 후 소노스 트랜지스터에 저장된 데이터를 지우는 이레이즈 과정
    을 포함하여 이루어짐을 특징으로 하는 엔브이에스램 셀의 동작 방법.
  5. 제 4항에 있어서,
    상기 프로그램 과정은 소노스 트랜지스터의 오엔오 질화물 층내에 트랩된 전하에 의해 정보가 저장되는 것을 특징으로 하는 엔브이에스램 셀의 동작 방법.
  6. 제 4항에 있어서,
    상기 리콜 과정은 제 1 소노스 트랜지스터에 연결된 제 1 데이터 노드를 하이 상태로 끌어올리고 제 2 소노스 트랜지스터에 연결된 제 2 데이터 노드를 로우 상태로 유지시키는 것을 특징으로 하는 엔브이에스램 셀의 동작 방법.
  7. 제 4항에 있어서,
    상기 이레이즈 과정은 소노스 트랜지스터의 게이트 인가 전압인 VSE에 네가티브 전압을 인가시켜 상기 프로그램 과정에서 저장된 소노스 트랜지스터의 질화물 내에 트랩된 전하를 채널 쪽으로 터널링시켜 빠져나가게 하는 것을 특징으로 하는 엔브이에스램 셀의 동작 방법.
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