KR100579024B1 - 구동 회로 및 플라즈마 디스플레이 장치 - Google Patents

Abstract

본 발명은 회로 규모가 작고 신뢰성이 높은 구동 회로 및 플라즈마 디스플레이 장치를 제공하는 것을 과제로 한다. 이를 위해, 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인(OUTA)과, 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와, 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와, 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인(OUTB)이 있다. 제1 컨덴서(C1)는 제1 및 제3 전위보다도 낮은 전위를 제1 신호 라인에 공급 가능하다. 코일 회로(LA, LB)는, 제1 신호 라인 또는 제2 신호 라인과 제3 전위를 공급하는 공급 라인 사이에 접속된다. 부유 전원 회로(SWE, DE, CE)는 제1 신호 라인의 전위를 기준으로 한 전원 전압을 제1 드라이브 회로로 공급한다.

코일 회로, 신호 라인, 부유 전원 회로, 드라이브 회로, 용량성 부하

Description

구동 회로 및 플라즈마 디스플레이 장치{DRIVE CIRCUIT AND PLASMA DISPLAY DEVICE}

도 1은 교류 구동형 PDP 장치의 구동 회로의 개략적 구성예를 나타내는 도면.

도 2는 도 1에 도시한 코일 회로 A, B를 구체적인 회로로 치환한 구동 회로의 개략적 구성을 도시하는 도면.

도 3은 도 2에 도시한 구동 회로의 동작을 나타내는 파형도.

도 4는 도 2에 도시한 구동 회로를 적용한 플라즈마 디스플레이 장치를 나타내는 도면.

도 5는 본 발명의 제1 실시예를 나타내는 도면.

도 6은 본 발명의 제2 실시예를 나타내는 도면.

도 7은 본 발명의 제3 실시예를 나타내는 도면.

도 8은 본 발명의 제4 실시예를 나타내는 도면.

도 9는 본 발명의 제5 실시예를 나타내는 도면.

도 10은 본 발명의 제6 실시예를 나타내는 도면.

도 11은 하이 레벨 시프트 회로 및 출력 증폭 회로의 회로 구성예를 나타내는 도면.

도 12는 도 11에 도시한 회로의 입력 신호예와 출력 신호예를 나타내는 도면.

도 13은 플라즈마 디스플레이 장치 전체의 블록도.

도 14는 플라즈마 디스플레이 패널의 예를 나타내는 도면.

도 15는 플라즈마 디스플레이 장치의 구동 파형을 나타내는 도면.

도 16은 TERES 방식의 구동 회로의 원리 도면.

도 17은 도 16에 도시한 회로의 응용예를 나타내는 도면.

도 18은 도 16에 도시한 회로의 동작 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 교류 구동형 PDP

2 : X측 회로

3 : Y측 회로

5 : 구동 제어 회로

20 : 부하

801 : 로우 레벨 시프트 회로

802 : 파형 처리 회로

803 : 하이 레벨 시프트 회로

804 : 출력 증폭 회로

OUTA : 제1 신호 라인

OUTB : 제2 신호 라인

OUTC : 출력 신호 라인

본 발명은 구동 회로 및 플라즈마 디스플레이 장치에 관한 것이다.

플라즈마 디스플레이 장치 중 하나인 교류 구동형 플라즈마 디스플레이 패널(Plasma Display Panel : PDP)에는 2개의 전극으로 선택 방전(어드레스 방전) 및 유지 방전을 행하는 2 전극형과, 제3 전극을 이용하여 어드레스 방전을 행하는 3 전극형이 있다. 또한, 상기 3 전극형에서는, 유지 방전을 행하는 제1 전극과 제2 전극이 배치되어 있는 기판에 제3 전극을 형성하는 경우와, 대향하는 또 하나의 기판에 그 제3 전극을 형성하는 경우가 있다.

상기한 각 타입의 PDP 장치는 모두 동작 원리가 동일하기 때문에, 이하에서는 유지 방전을 행하는 제1 및 제2 전극을 제1 기판에 설치함과 함께, 이것과는 별도로, 그 제1 기판과 대향하는 제2 기판에 제3 전극을 설치한 PDP 장치에 대하여 그 구성예를 설명한다.

도 13은 교류 구동형 PDP 장치의 전체 구성을 도시하는 도면이다. 도 13에서, 교류 구동형 PDP 장치(1)는 각 셀이 표시 화상의 1 화소인 매트릭스 형상으로 배치된 복수의 셀을 갖는 패널 P를 구비한다. 구체적으로는, 도 13에 도시한 바와 같은 m행 n열의 매트릭스로 배치된 셀 Cmn이다. 또한, 교류 구동형 PDP 장치(1)에는, 제1 기판에 상호 병행(평행)한 주사 전극 Y1∼Yn 및 공통 전극 X가 구비됨과 함께, 상기 제1 기판에 대향하는 제2 기판에 이들 전극 Y1∼Yn, X와 직교하는 방향으로 어드레스 전극 A1∼Am이 구비되어 있다. 공통 전극 X는 각 주사 전극 Y1∼Yn에 대응하여 이것에 접근하여 설치되고, 일단이 상호 공통으로 접속되어 있다.

상기 공통 전극 X의 공통단은 X측 회로(2)의 출력단에 접속되고, 각 주사 전극 Y1∼Yn은 Y측 회로(3)의 출력단에 접속되어 있다. 또한, 어드레스 전극 A1∼Am은 어드레스측 회로(4)의 출력단에 접속되어 있다. X측 회로(2)는 방전을 반복하는 회로로 이루어지며, Y측 회로(3)는 선순차 주사하는 회로와 방전을 반복하는 회로로 이루어진다. 또한, 어드레스측 회로(4)는 표시하기 위한 열을 선택하는 회로로 이루어진다.

이들 X측 회로(2), Y측 회로(3) 및 어드레스측 회로(4)는, 구동 제어 회로(5)로부터 공급되는 제어 신호에 의해 제어된다. 즉, 어드레스측 회로(4)와 Y측 회로(3) 내의 선순차 주사하는 회로에 의해 어느 셀을 점등시킬지를 정하고, X측 회로(2) 및 Y측 회로(3)의 방전을 반복함으로써, PDP 장치의 표시 동작을 행한다.

구동 제어 회로(5)는 외부로부터의 표시 데이터 D, 표시 데이터 D의 판독 타이밍을 나타내는 클럭 CLK, 수평 동기 신호 HS 및 수직 동기 신호 VS에 기초하여 상기 제어 신호를 생성하여, X측 회로(2), Y측 회로(3) 및 어드레스측 회로(4)로 공급한다. 이상에서 도시한 구성에 의해, 교류 구동형 PDP 장치(1)는 각 셀의 점멸을 제어하여 패널 P에 영상을 투영할 수 있다.

여기서, 도 13에 도시한 교류 구동형 PDP 장치(1)의 각 셀의 구조에 대하여 설명한다. 도 14의 (a)∼(c)는 도 13에 도시한 교류 구동형 PDP 장치(1)가 구비하 는 셀의 구조를 나타내는 도면이다. 도 14의 (a)는 1 화소인 제i행 제j열의 셀 Cij의 단면 구성을 도시하는 도면이다. 도 14의 (a)에서, 공통 전극 X 및 주사 전극 Yi는 전면 유리 기판(11) 위에 형성되어 있다. 그 위에는, 방전 공간(17)에 대하여 절연하기 위한 유전체층(12)이 피착됨과 함께, 또한 그 위에 MgO(산화 마그네슘) 보호막(13)이 피착되어 있다.

한편, 어드레스 전극 Aj는, 전면 유리 기판(11)과 대향하여 배치된 배면 유리 기판(14) 위에 형성되고, 그 위에는 유전체층(15)이 피착되며, 또한 그 위에 형광체(18)가 피착되어 있다. MgO 보호막(13)과 유전체층(15) 사이의 방전 공간(17)에는 Ne+Xe 페닝 가스(penning gas) 등이 봉입되어 있다.

도 14의 (b)는 교류 구동형 PDP 장치의 용량 Cp에 대하여 설명하기 위한 도면이다. 도 14의 (b)에 도시한 바와 같이, 교류 구동형 PDP 장치에는 방전 공간(17), 공통 전극 X와 주사 전극 Y 사이 및 전면 유리 기판(11)에 각각 용량 성분 Ca, Cb, Cc가 존재하고, 이들의 합계에 의해 셀 1개당 용량 Cpcell이 결정된다(Cpcell=Ca+Cb+Cc). 모든 셀의 용량 Cpcell의 합계가 패널 용량 Cp이다.

또한, 도 14의 (c)는 교류 구동형 PDP 장치의 발광에 대하여 설명하기 위한 도면이다. 도 14의 (c)에 도시한 바와 같이, 리브(rib)(16)의 내면에는 적, 청, 녹색의 형광체(18)가 스트라이프 형태로 각 색별로 배열, 도포되어 있어, 공통 전극 X 및 주사 전극 Y 사이의 방전에 의해 형광체(18)를 여기하여 광(19)을 발하도록 되어 있다.

다음으로, 도 13에 도시한 교류 구동형 PDP 장치(1)의 동작에 대하여 파형도 를 이용하여 설명한다.

도 15는 도 13에 도시한 교류 구동형 PDP 장치(1)의 동작을 나타내는 파형도이다. 도 15는 1 프레임을 구성하는 복수의 서브 필드 중 1 서브 필드분의 X 전극, Y 전극, 어드레스 전극에 인가하는 전압의 파형예를 나타내고 있다. 1개의 서브 필드는 전면 기입 기간 및 전면 소거 기간으로 이루어지는 리세트 기간과, 어드레스 기간과, 유지 방전(서스테인) 기간으로 구분된다.

리세트 기간에서는, 먼저 공통 전극 X에 인가하는 전압이 접지 레벨로부터 (-Vs/2)로 하강된다. 한편, 주사 전극 Y에 인가하는 전압은 전압 Vw와 전압 (Vs/2)를 가산한 전압이 인가된다. 이 때, 전압 (Vs/2+Vw)은 시간 경과와 함께 서서히 상승하여 간다. 이것에 의해, 공통 전극 X와 주사 전극 Y의 전위차가 (Vs+Vw)로 되며, 이전의 표시 상태에 상관없이 전체 표시 라인의 전체 셀에서 방전이 행해져서, 벽 전하(wall charge)가 형성된다(전면 기입).

다음으로, 공통 전극 X 및 주사 전극 Y의 전압을 접지 레벨로 복귀한 후, 공통 전극 X에 대한 인가 전압이 접지 레벨로부터 (Vs/2)까지 높아지며, 주사 전극 Y에 대한 인가 전압이 (-Vs/2)로 떨어지게 된다. 이것에 의해, 전체 셀에서 벽 전하 자신의 전압이 방전 개시 전압을 초과하여 방전이 개시된다. 이 때, 상술한 바와 같이, 공통 전극 X에 대한 인가 전압에 의해, 축적되어 있던 벽 전하가 소거된다(전면 소거).

다음으로, 어드레스 기간에서는 표시 데이터에 따라 각 셀의 온/오프를 행하기 위해, 선순차적으로 어드레스 방전이 행해진다. 이 때, 공통 전극 X에는 전압 (Vs/2)가 인가된다. 또한, 어떤 표시 라인에 상당하는 주사 전극 Y에 전압을 인가할 때는 선순차적으로부터 선택된 주사 전극 Y에는 (-Vs/2) 레벨, 비선택의 주사 전극 Y에는 접지 레벨의 전압이 인가된다.

이 때, 각 어드레스 전극 A1∼Am 중의 유지 방전을 일으키는 셀, 즉 점등시키는 셀에 대응하는 어드레스 전극 Aj에는, 전압 Va의 어드레스 펄스가 선택적으로 인가된다. 이 결과, 점등시키는 셀의 어드레스 전극 Aj와 선순차적으로 선택된 주사 전극 Y 사이에서 방전이 발생하여, 이것을 프라이밍(priming)(파일롯; pilot)으로서 공통 전극 X와 주사 전극 Y의 방전으로 즉시 이행한다. 이것에 의해, 선택 셀의 공통 전극 X 및 주사 전극 Y 상의 MgO 보호막면에, 다음의 유지 방전이 가능한 양의 벽 전하가 축적된다.

그 후, 유지 방전 기간이 되면, 공통 전극 X의 전압은 후술하는 전력 회수 회로의 동작에 의해 서서히 상승해 간다. 그리고, 그 상승의 피크의 근방에서 공통 전극 X의 전압을 (Vs/2)로 클램프한다.

다음으로, 주사 전극 Y의 전압은 서서히 하강하여 간다. 이 때, 그 일부의 전하를 전력 회수 회로가 회수한다. 또한, 전력 회수 회로의 동작에 대해서는 후술한다. 그리고, 그 하강의 피크의 근방에서, 주사 전극 Y의 전압을 (-Vs/2)로 클램프한다. 마찬가지로 하여, 공통 전극 X 및 주사 전극 Y의 인가 전압을 전압 (-Vs/2)로부터 접지 레벨(0V)로 할 때에는, 인가 전압을 서서히 상승시켜 간다. 또한, 주사 전극 Y에서, 최초의 고전압의 인가 시에만 전압 (Vs/2+Vx)를 인가한다. 또한, 전압 Vx는 도 15에 나타낸 어드레스 기간에 발생한 벽 전하의 전압에 더해짐 으로써 유지 방전에 필요한 전압을 생성하는 추가된 전압이다.

또한, 공통 전극 X 및 주사 전극 Y의 인가 전압을 전압 (Vs/2)로부터 접지 레벨(0V)로 할 때에는, 인가 전압을 서서히 하강시킴과 함께, 셀에 축적되어 있던 전하의 일부를 전력 회수 회로에 회수한다.

이와 같이 하여 유지 방전 기간에는, 공통 전극 X와 각 표시 라인의 주사 전극 Y와 서로 극성이 다른 전압 (+Vs/2, -Vs/2)를 교대로 인가하여 유지 방전을 행하고, 1 서브 필드의 영상을 표시한다. 또한, 교대로 인가하는 동작은 서스테인 동작이라 부르며, 후술하는 도 18을 이용하여 그 동작의 상세를 설명한다.

또한, 교류 구동형 PDP 장치(1)의 각 셀은 각 셀의 방전 공간, 공통 전극 X와 주사 전극 Y 사이 및 전면 유리 기판에 각각 용량 성분이 존재하고, 이들의 합계에 의해 셀 1개당의 용량이 결정된다. 또한, 교류 구동형 PDP 장치(1)의 셀의 내면에는 적, 청, 녹색의 형광체가 스트라이프 형태로 각 색별로 배열, 도포되어 있어서, 공통 전극 X 및 주사 전극 Y 사이의 방전에 의해 형광체를 여기하여 발광하도록 되어 있다.

그러나, 상술한 X측 회로(2) 및 Y측 회로(3)(이하, 구동 회로라 함)은, 셀 내에서 방전시키기 위해 고전압의 신호를 출력하는 회로이며, 그 때문에 구동 회로를 구성하는 각 소자는 높은 내압이 요구되어 제조 비용을 상승시키는 요인이었다. 따라서, 상술한 구동 회로가 구비하는 각 소자의 내압을 낮게 하여, 회로 구성의 간소화 및 제조 비용의 저감화를 도모하는 기술이 제안되고 있다. 예를 들면, 한쪽 전극에는 플러스 전압을 인가하고, 다른쪽 전극에는 마이너스 전압을 인가함으 로써, 전극 사이의 전위차를 이용하여 전극 사이의 방전을 행하는 구동 회로가 제안되고 있다(예를 들면, 하기의 특허 문헌 1). 이 회로는 TERES(Technology of Reciprocal Sustainer) 회로라 부르고 있다.

이하에, 상술한 TERES 회로의 개략적 구성과 동작에 대하여 설명한다.

도 16은 도 13에 도시한 교류 구동형 PDP 장치(1)의 구동 회로의 개략적 구성을 도시하는 도면이다(단, X측 회로(2)만 도시하며, Y측 회로(3)는 마찬가지의 구성 및 동작이기 때문에 생략함).

도 16에서, 용량 부하(20)(이하, 「부하」라 함)는 1개의 공통 전극 X와 1개의 주사 전극 Y 사이에 형성되어 있는 셀 Cmn의 합계 용량이다. 부하(20)에는 공통 전극 X 및 주사 전극 Y가 형성되어 있다. 여기서, 주사 전극 Y란, 복수의 주사 전극 Y1∼Yn 중의 임의의 주사 전극이다.

먼저, 공통 전극 X측에서는, 스위치 SW1, SW2는 전원으로부터 공급되는 전압 (Vs/2)의 전원 라인(전원선)과 접지(GND) 사이에 직렬로 접속된다. 상기 2개의 스위치 SW1, SW2의 상호 접속점에는, 컨덴서 C1의 한쪽 단자가 접속되며, 이 컨덴서 C1의 다른쪽 단자와 접지 사이에는 스위치 SW3이 접속된다. 또한, 컨덴서 C1의 한쪽 단자에 접속되는 신호 라인을 제1 신호 라인 OUTA로 하고, 다른쪽 단자에 접속되는 신호 라인을 제2 신호 라인 OUTB로 한다.

또한, 스위치 SW4, SW5는 상기 컨덴서 C1의 양단에 직렬로 접속된다. 그리고, 이들 2개의 스위치 SW4, SW5의 상호 접속점은 출력 라인 OUTC를 통해 부하(20)의 공통 전극 X에 접속됨과 함께, 전력 회수 회로(21)에 접속되어 있다. 전력 회 수 회로(21)는, 부하(20)에 접속된 2개의 코일 L1, L2와, 한쪽 코일 L1에 직렬로 접속되는 스위치 SW6과, 또 한쪽 코일 L2에 직렬로 접속되는 스위치 SW7을 구비한다. 또한, 전력 회수 회로(21)는 상기 2개의 스위치 SW6, SW7의 상호 접속점과 제2 신호 라인 OUTB 사이에 접속되는 컨덴서 C2를 구비한다.

그리고, 상기 용량 부하(20)와 그것에 접속되는 각각의 코일 L1, L2에 의해, 2계통의 직렬 공진 회로가 구성된다. 즉, 이 전력 회수 회로(21)는 2계통의 L-C 공진 회로를 갖는 것이며, 코일 L1과 부하(20)의 공진에 의해 패널 P에 공급한 전하를 코일 L2와 부하(20)의 공진에 의해 회수하는 것이다.

상술한 스위치 SW1∼SW7은 도 13에 도시한 구동 제어 회로(5)로부터 각각 공급되는 제어 신호에 의해 제어된다. 상술한 바와 같이, 구동 제어 회로(5)는 논리 회로 등을 이용하여 구성되며, 외부로부터 공급되는 표시 데이터 D, 클럭 CLK, 수평 동기 신호 HS 및 수직 동기 신호 VS 등에 기초하여 상기 제어 신호를 생성하여, 스위치 SW1∼SW7에 공급한다. 또한, 상술한 바와 같이, 셀 내의 공통 전극 X와 주사 전극 Y가 방전하는 기간을 유지 방전 기간이라 한다.

도 18은 상기 도 16과 같이 구성한 교류 구동형 PDP 장치(1)의 구동 회로에 의한 유지 방전 기간의 구동 파형을 나타내는 타임 차트이다.

유지 방전 기간에서, 공통 전극 X측에서는, 처음에 스위치 SW1, SW3, SW5를 온으로 하고, 나머지 스위치 SW2, SW4, SW6, SW7은 오프로 한다. 이 때, 제1 신호 라인 OUTA의 전압(제1 전위)은 (+Vs/2)로 되며, 제2 신호 라인 OUTB의 전압(제2 전위) 및 출력 라인 OUTC의 전압은 접지 레벨로 된다(t1).

다음으로, 전력 회수 회로(21) 내의 스위치 SW6을 온으로 함으로써, 코일 L1과 부하(20)의 용량에 의해 L-C 공진이 행해져서, 컨덴서 C2에 회수되어 있던 전하가 스위치 SW6 및 코일 L1을 통해 부하(20)에 공급된다(t2). 이러한 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 18의 시각 t2∼t3에 나타낸 바와 같이, 서서히 상승하여 간다. 또한, 시각 t2에서 스위치 SW5는 오프된다.

다음으로, 이 공진 시에 발생하는 피크 전압의 근방에서 스위치 SW4를 온으로 함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 (Vs/2)로 클램프한다(t3). 또한, 시각 t3에서 스위치 SW6은 오프된다.

또한, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 (Vs/2)로부터 접지 레벨(0V)로 할 때에는, 먼저 스위치 SW7을 온하고, 스위치 SW4를 오프한다(t4). 이것에 의해, 코일 L2와 부하(20)의 용량에 의해 L-C 공진이 행해지며, 코일 L2 및 스위치 SW7을 통해, 부하(20)에 축적되어 있던 전하의 일부를 전력 회수 회로(21) 내의 컨덴서 C2에 회수한다. 이러한 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 18의 시각 t4∼t5에 나타낸 바와 같이, 서서히 하강하여 간다.

다음으로, 이 공진 시에 발생하는 피크 전압(마이너스 방향으로의 피크)의 근방에서 스위치 SW5를 온으로 함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 (-Vs/2)로 클램프한다(t5). 또한, 시각 t5에서 스위치 SW7은 오프한다.

다음으로, 스위치 SW1, SW3, SW5를 오프로 하고, 스위치 SW2, SW4를 온으로 한다. 이 때, 스위치 SW6, SW7은 오프인 채로 있다. 이것에 의해, 제1 신호 라인 OUTA의 전압은 접지 레벨로 되며, 제2 신호 라인 OUTB 및 출력 라인 OUTC의 전압은 (-Vs/2)로 된다(t6).

다음으로, 전력 회수 회로(21) 내의 스위치 SW7을 온으로 함으로써, 코일 L2와 부하(20)의 용량에 의해 L-C 공진이 행해져서, 컨덴서 C2에 회수되어 있던 전하(마이너스측)가 스위치 SW7 및 코일 L2를 통해 부하(20)에 공급된다(t7). 이와 같은 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 18의 시각 t7∼t8에 나타낸 바와 같이, 서서히 하강하여 간다. 또한, 시각 t7에서 스위치 SW4는 오프한다.

다음으로, 이 공진 시에 발생하는 피크 전압(마이너스 방향으로의 피크)의 근방에서 스위치 SW5를 온으로 함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 (-Vs/2)로 클램프한다(t8). 또한, 시각 t8에서 스위치 SW7은 오프한다.

또한, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 (-Vs/2)로부터 접지 레벨(0V)로 할 때에는, 먼저 스위치 SW6을 온하고, 스위치 SW5를 오프한다(t9). 이것에 의해, 코일 L1과 부하(20)의 용량에 의해 L-C 공진이 행해져서, 코일 L1 및 스위치 SW6을 통해, 부하(20)에 축적되어 있던 전하의 일부를 전력 회수 회로(21) 내의 컨덴서 C2에 회수한다. 이러한 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 18의 시각 t9∼t10에 나타낸 바와 같이, 서서히 상승하여 간다.

다음으로, 이 공진 시에 발생하는 피크 전압의 근방에서 스위치 SW4를 온으 로 함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 접지 레벨로 클램프한다(t10). 또한, 시각 t10에서 스위치 SW6은 오프한다. 이상에서 나타낸 동작에 의해, 도 16에 도시한 구동 회로는 유지 방전 기간 동안 공통 전극 X에 -Vs/2∼Vs/2까지 변화하는 전압을 인가한다. 또한, 상술한 공통 전극 X에 공급하는 전압과 극성이 다른 전압 (+Vs/2, -Vs/2)를 각 표시 라인의 주사 전극 Y에 교대로 인가한다. 이상에 의해, 교류 구동형 PDP 장치(1)는 유지 방전을 행할 수 있다.

또한, 유지 방전 기간 동안 공통 전극 X 및 주사 전극 Y 상의 보호막면에, 유지 방전이 가능한 양의 극성이 상이한 벽 전하가 축적되어 있다. 그리고, 공통 전극 X와 주사 전극 Y 사이에서 방전이 행해지면, 그 셀 내의 공통 전극 X와 주사 전극 Y상의 벽 전하는 그것까지와는 반대 극성의 벽 전하로 되어 방전을 수속시킨다. 이 때, 벽 전하가 이동하기 위한 시간이 필요하며, 그 시간은 공통 전극 X에 전압 +Vs/2 또는 전압 -Vs/2가 인가되어 있는 시간에 의해 정해진다.

도 16에 도시한 회로의 구체예로서 도 17의 회로를 생각할 수 있다. 도 17에서는, 도 16에 도시한 회로에서의 각 스위치 소자 SW1∼SW5로서 파워 MOSFET(혹은, IGBT어도 됨)을 이용한 경우의 회로도이다. 도 17에서는, 각 스위치 소자 SW1∼SW5를 드라이브하는 드라이브 회로에 대해서도 나타내고 있다. 도 17에서, 드라이브 회로 M1, M2, M3N, M3P는, 드라이브 회로 MA를 이용하여 구성되어 있다. 드라이브 회로 MA는 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)를 이용하여 구성되어 있다.

입력 신호 단자로부터 입력된 신호 IN1은, 하이 레벨 시프트 회로(803)를 통 해, 출력 기준 전압 단자 Vss의 전압을 기준으로 한 신호로 변환된다. 하이 레벨 시프트 회로(803)의 출력 전압은 출력 증폭 회로(804)를 통해 증폭되어, 스위치 소자 SW1의 드라이브 펄스로서 스위치 소자 SW1로 공급된다. 출력 증폭 회로(804)의 전원 전압은 전원 전압 Ve에서 다이오드 DE를 통해, 드라이브 회로 M1의 출력 전원 단자 Vc로 공급된다. 제1 신호 라인 OUTA가, 접지 전압의 기간(스위치 소자 SW2가 온인 기간, 도 18에서의 t6∼t10)에서, 상기 다이오드 DE가 온으로 되며, 컨덴서 CE에 전하가 충전된다. 이 전하는 상기 출력 증폭 회로(804)를 통해, 도 18에서의 기간 t1∼t6(다음의 주기의 동일한 타이밍)에서, 스위치 소자 SW1의 제어 단자로 드라이브 펄스로서 공급된다.

또한, 도 17에서, 드라이브 회로 M4, M5, M6, M7은 드라이브 회로 MB를 이용하여 구성되어 있다. 드라이브 회로 MB는 광 전달 소자인 게이트 커플러를 이용하여 구성되어 있다. 게이트 커플러는 포토 커플러와 증폭 회로의 양자를 1개의 패키지에 내장한 소자이며, 파워 MOSFET, IGBT 등의 게이트 단자를 직접 구동할 수 있다. 게이트 커플러 대신에, 포토 커플러와 증폭 회로의 조합을 이용하여도 된다.

상기 게이트 커플러 M4∼M7의 동작에 의해, 입력 단자로부터 입력된 접지 전압을 기준으로 한 입력 신호 IN4∼IN7에 기초하여, 스위치 SW4∼SW7을 구동할 수 있다. 상기 드라이브 회로 MB에서는, 광에 의해 입력부와 출력부를 분리하고 있기 때문에, 입력부와 출력부의 기준 전압이 상이하여도, 안정된 구동을 행할 수 있다. 광 전달 소자를 이용한 TERES 회로의 구동 방법에 대해서는 하기의 특허 문헌 2에 기재되어 있다.

[특허 문헌 1]

일본 특허 제3201603호 공보

[특허 문헌 2]

일본 특개2002-215087호 공보

본 발명의 목적은 회로 규모가 작고 신뢰성이 높은 구동 회로 및 플라즈마 디스플레이 장치를 제공하는 것이다.

본 발명의 일 관점에 따르면, 표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서, 상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과, 상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와, 상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와, 상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와, 상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과, 상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와, 상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와, 상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와, 상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와, 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와, 상기 제1 신호 라인의 전위를 기준으로 한 전원 전압을 상기 제1 드라이브 회로로 공급하기 위한 부유 전원 회로를 갖는 구동 회로가 제공된다.

본 발명의 다른 관점에 따르면, 표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서, 상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과, 상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와, 상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와, 상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와, 상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과, 상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와, 상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와, 상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와, 상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와, 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와, 상기 제1 스위치 소자와 병렬로 접속되고, 전원 투입 시에 도통하여, 상기 제1 컨덴서를 충전하기 위한 구동 개시 스위치 회로를 갖는 구동 회로가 제공된다.

<실시예>

이하, 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.

본 발명의 실시예는, 도 13∼도 15에 도시한 플라즈마 디스플레이 장치(매트릭스형 평면 표시 장치)를 이용한다. 도 13∼도 15 및 이들의 설명은 상기와 마찬가지이다. 상기 TERES 회로에 대하여, 회로 소자를 보다 더 감소시키기 위해, 본원의 출원인에 의해 일본 특허 제2002-290535호가 출원되어 있다. 도 1은 일본 특허 제2002-290535호에 기재된 회로의 원리도를 나타낸다. 도 2는 도 1에 도시한 원리도의 회로예를 나타내는 도면이다. 또한, 도 3은 도 2에서의 동작 파형도를 나타낸다. 도 4는 상기 도 2에 도시한 회로를 플라즈마 디스플레이 장치의 X 전극 구동 회로 및 Y 전극 구동 회로에 응용한 예에 대하여 나타내고 있다.

도 1은 본 발명의 실시예에 따른 교류 구동형 PDP(플라즈마 디스플레이 패널) 장치의 구동 회로의 개략적 구성예를 나타내는 도면이다. 이 도 1에 도시하는 본 실시예의 구동 회로는, 예를 들면 도 13에 전체 구성 및 도 14에 셀 구성을 도시한 교류 구동형 PDP 장치(표시 장치)(1)에 적용하는 것이 가능하다. 또한, 도 15에 나타낸 리세트 기간이나 어드레스 기간의 동작에도 대응 가능하다. 또한, 도 15에 나타낸 유지 방전 기간의 주사 전극 Y에서의 첫회의 전압 Vx의 추가(addition) 동작에도 대응 가능하다. 또한, 이 도 1에서, 도 16에 도시한 부호와 동일한 부호를 붙인 것은 동일한 기능을 갖는 것이다. 또한, 도 1에서도, 도 16과 마찬가지로 X측 회로의 개략적 구성만 도시하고, Y측 회로는 마찬가지의 구성 및 동작이기 때문에 생략하고 있다. 또한, X측 회로 및 Y측 회로 쌍방의 상세한 회로예에 대해서는 후술한다.

도 1에서, 용량성 부하(20)(이하, 「부하」라 함)는 1개의 공통 전극 X와 1개의 주사 전극 Y 사이에 형성되어 있는 셀의 합계 용량이다. 부하(20)에는 공통 전극 X 및 주사 전극 Y가 형성되어 있다. 여기서, 주사 전극 Y란, 복수의 주사 전극 Y1∼Yn 중 임의의 주사 전극이다.

먼저, 스위치 SW1, SW2는 전원으로부터 공급되는 전압 (Vs/2)의 전원 라인(제1 전원선)과 접지 사이에 직렬로 접속된다. 상기 2개의 스위치 SW1, SW2의 상호 접속점에는 컨덴서 C1의 한쪽 단자가 접속되며, 이 컨덴서 C1의 다른쪽 단자와 접지 사이에는 스위치 SW3이 접속된다. 또한, 컨덴서 C1의 한쪽 단자에 접속되는 신호 라인을 제1 신호 라인 OUTA로 하고, 다른쪽 단자에 접속되는 신호 라인을 제2 신호 라인 OUTB로 한다.

또한, 상기 2개의 스위치 SW1, SW2의 상호 접속점과 접지 사이에는 코일 회로 A가 접속된다. 또한, 코일 회로 B의 양단은 스위치 SW3의 양단에 병렬 접속된다. 다시 말해서, 제1 신호 라인 OUTA와 접지 사이에, 코일 회로 A가 접속되며, 제2 신호 라인 OUTB와 접지 사이에 코일 회로 B가 접속된다. 또한, 코일 회로 A, B는 적어도 코일을 포함하는 회로이며, 그 코일은 부하(20)와 스위치 SW4, SW5를 통해 L-C 공진하도록 구성되어 있다. 즉, 코일 회로 A, B와 부하(20)에 의해 전력 회수 회로를 구성한다.

또한, 직렬로 접속된 스위치 SW4와 스위치 SW5는 상기 컨덴서 C1의 양단에 접속된다. 그리고, 이들 2개의 스위치 SW4, SW5의 상호 접속점은 출력 라인 OUTC를 통해 부하(20)의 공통 전극 X에 접속된다. 또한, 도시하지 않지만, 부하(20)의 주사 전극 Y측에도 마찬가지의 회로가 접속된다.

상술한 스위치 SW1∼SW5는, 예를 들면 도 13에 도시한 구동 제어 회로(5)로부터 각각 공급되는 제어 신호에 의해 제어된다. 상술한 바와 같이, 구동 제어 회로(5)는 논리 회로 등을 이용하여 구성되며, 외부로부터 공급되는 표시 데이터 D, 클럭 CLK, 수평 동기 신호 HS 및 수직 동기 신호 VS 등에 기초하여 상기 제어 신호를 생성하여, 스위치 SW1∼SW5에 공급한다. 이상의 구성에 의해, 도 1의 구동 회로는 셀 중의 공통 전극 X와 주사 전극이 방전하는 기간인 유지 방전 기간에 유지 방전을 행한다.

여기서, 상술한 코일 회로 A, B의 구체적인 회로로 치환하여, 상술한 구동 회로의 동작에 대하여 설명한다.

도 2는 도 1에 도시한 코일 회로 A, B를 구체적인 회로로 치환한 구동 회로의 개략적 구성이다. 도 2에 도시한 바와 같이, 코일 회로 A는 다이오드 DA 및 코일 LA를 구비하고, 코일 회로 B는 다이오드 DB와 코일 LB를 구비한다. 다이오드 DA의 캐소드 단자는 스위치 SW1, SW2의 상호 접속점에 접속된다. 다른 표현으로는, 다이오드 DA의 캐소드 단자는 제1 신호 라인 OUTA에 접속된다. 또한, 다이오드 DA의 애노드 단자는 코일 LA를 통해 접지에 접속된다. 다이오드 DB의 캐소드 단자는 코일 LB를 통해 접지에 접속된다. 또한, 다이오드 DB의 애노드 단자는 컨덴서 C1과 스위치 SW3의 상호 접속점에 접속된다. 다른 표현에서는, 다이오드 DB의 애노드 단자는 제2 신호 라인 OUTB에 접속된다.

상술한 다이오드 DA의 순방향이 나타낸 바와 같이, 코일 회로 A는 부하(20) 에 대하여, 스위치 SW4를 통해 전하를 공급하는 충전 회로이다. 또한, 다이오드 DB의 순방향이 나타내는 바와 같이, 코일 회로 B는 부하(20)에 대하여 스위치 SW5를 통해 전하를 방출시키는 방전 회로이다. 이들 코일 회로 A와 스위치 SW4와 부하(20)로 이루어지는 충전 회로의 충전 처리와, 코일 회로 B와 스위치 SW5와 부하(20)로 이루어지는 방전 회로의 방전 처리의 타이밍을 제어함으로써, 부하(20)에 대한 전력 회수 처리를 실현한다. 또한, 도 2에서 코일 회로 A, B의 다른 구성은 도 1에 도시하는 구성과 동일하기 때문에, 설명을 생략한다.

다음으로, 도 2에 도시한 구동 회로의 동작에 대하여 설명한다.

도 3은 도 2에 도시한 구동 회로의 동작을 나타내는 파형도이다. 도 3에서, 제1 신호 라인 OUTA와, 제2 신호 라인 OUTB와, 출력 라인 OUTC의 전압 파형을 함께 표시하고 있다. 여기서, 이들 전압 파형의 종축은 출력 라인 OUTC의 전압값에 맞추어 있으며, 보기 쉽게 하기 위해 출력 라인 OUTC의 전압 파형과 중첩되지 않도록, 제1 신호 라인 OUTA의 전압 파형은 조금 위에 표시하며 제2 신호 라인 OUTB의 전압 파형은 조금 아래에 표시하고 있다.

먼저, 제1 신호 라인 OUTA가 접지, 제2 신호 라인 OUTB 및 출력 라인 OUTC가 -Vs/2에서 스위치 SW1∼SW5가 오프되어 있는 상태로부터, 스위치 SW4가 온되면, 부하(20)에 축적된 전압 -Vs/2가 스위치 SW4를 통해 제1 신호 라인 OUTA에 전달되어, 제1 신호 라인 OUTA의 전압이 -Vs/2로 되고, 그 전압은 컨덴서 C1의 한쪽 단자에 인가된다. 이것에 의해, 컨덴서 C1의 다른쪽 단자에서의 전위는 -Vs로 변화되며, 제2 신호 라인 OUTB의 전압도 -Vs로 된다(t11).

그리고, 시각 t11의 직후부터 코일 LA와 부하(20)의 용량 사이에서 스위치 SW4를 통해 L-C 공진이 행해짐으로써, 접지로부터 코일 LA 및 스위치 SW4를 통해 부하(20)에 전하가 공급되기 때문에, 제1 신호 라인 OUTA 및 출력 라인 OUTC의 전위는 -Vs/2으로부터 접지 레벨의 전위를 거쳐 +Vs/2 부근까지 상승한다. 이러한 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 3의 시각 t11∼t12에 도시한 바와 같이, 서서히 상승하여 간다.

다음으로, 이 공진 시에 발생하는 피크 전압의 근방에서 스위치 SW1, SW3을 온함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 Vs/2로 클램프한다(t12). 다음으로, 스위치 SW1, SW3, SW4를 오프한다(t13). 다음으로, 스위치 SW5를 온 상태로 한다(t14). 이것에 의해, 부하(20)에 축적되어 있는 전압 Vs/2가 스위치 SW5를 통해 제2 신호 라인 OUTB에 인가되어, 제2 신호 라인 OUTB의 전압은 Vs/2로 된다. 이것에 의해, 제1 신호 라인 OUTA의 전압은 Vs까지 상승한다.

그리고, 시각 t14의 직후부터 코일 LB와 부하(20)의 용량 사이에서 스위치 SW5를 통해 L-C 공진이 행해짐으로써, 코일 LB 및 스위치 SW5를 통해 부하(20)가 전하를 접지로 방전하기 때문에, 제2 신호 라인 OUTB 및 출력 라인 OUTC의 전위는 +Vs/2로부터 접지 레벨의 전위를 지나 -Vs/2 부근까지 하강한다. 이러한 전류가 흐름으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압은 도 3의 시각 t14∼t15에 나타낸 바와 같이, 서서히 하강하여 간다.

다음으로, 이 공진 시에 발생하는 피크 전압의 근방에서 스위치 SW2를 온함으로써, 공통 전극 X에 인가되는 출력 라인 OUTC의 전압을 -Vs/2로 클램프한다 (t15). 이상에서 나타낸 동작에 의해, 도 2에 도시한 구동 회로는 유지 방전 기간 동안 공통 전극 X에 -Vs/2∼Vs/2까지 변화하는 전압을 인가한다. 또한, 상술한 공통 전극 X에 인가하는 전압과 극성이 다른 전압 (+Vs/2, -Vs/2)를 각 표시 라인의 주사 전극 Y에 교대로 인가한다. 이상에 의해, 교류 구동형 PDP 장치는 유지 방전을 행할 수 있다.

또한, 도 3에 도시한 바와 같이, 종래의 파형도인 도 18과 비교하면, 도 18에 있는 접지 레벨의 기간 T가 도 3의 출력 라인 OUTC의 전압 파형에는 없다. 즉, 본 실시예의 구동 회로는 동일한 주기로 서스테인 동작을 행하는 경우에, 종래에 비해 유지 방전 펄스의 톱 폭 및 바텀 폭인 전압 Vs/2 또는 전압 -Vs/2를 유지하는 시간을 길게 할 수 있다. 이것에 의해, 상술한 바와 같이, 유지 방전 기간에서, 벽 전하가 이동하기 위한 시간이 필요하며, 그 시간을 보다 확실하게 확보할 수 있다. 또한, 종래와 동일한 유지 시간을 확보하여, 본 실시예의 구동 회로쪽이 유지 방전을 보다 안정적으로 행할 수 있어서 동작 마진의 확대 및 패널 P의 휘도를 향상시키는 것 등도 기대할 수 있다.

또한, 도 16에 도시한 종래의 구동 회로의 회로 구성과 도 2에 도시한 본 실시예의 구동 회로의 회로 구성을 비교하면, 도 16에서의 스위치 SW6, SW7만큼의 스위치 수가 감소하고 있다. 이것에 의해, 스위치 제어의 복잡함이 경감된다. 또한, 도 16의 스위치 SW6, SW7을 제어하는 제어 신호를 레벨 시프트하는 회로를 삽입하거나, 제어 신호 회로와 스위치 SW6, SW7 사이의 제어 신호의 전달 경로에 포토 커플러 등을 이용하여 전기적으로 분리할 필요가 없기 때문에, 부품 수를 감소 시킬 수 있다. 또한, 도 2의 구동 회로에는 도 16의 구동 회로가 구비하는 컨덴서 C2도 삭제되어 있다. 이것에 의해, 도 16에서 도시되지 않는 컨덴서 C2에 걸리는 전압을 감시하는 회로 역시, 컨덴서 C2가 없기 때문에 불필요해진다. 이것에 의해, 또한 부품 수를 감소시킬 수 있다.

다음으로, 도 2에 도시한 구동 회로의 구체적인 회로예(주사 전극 Y측을 포함함)에 대하여 도면에 나타내어 설명한다.

도 4는 도 2에 도시한 구동 회로의 구체적인 회로예를 나타내는 도면이다. 도 4에서, 부하(20)는 1개의 공통 전극 X와 1개의 주사 전극 Y 사이에 형성되어 있는 셀의 합계 용량이다. 부하(20)에는 공통 전극 X 및 주사 전극 Y가 형성되어 있다. 여기서, 주사 전극 Y는, 도 13에 도시한 주사 전극 Y1∼Yn 중 임의의 주사 전극이다.

먼저, 공통 전극 X측에서는, 스위치 SW1, SW2는 도시하지 않은 전원으로부터 공급되는 전압 (Vs/2)의 전원 라인과 접지 사이에 직렬로 접속된다. 상기 2개의 스위치 SW1, SW2의 상호 접속점에는 컨덴서 C1의 한쪽 단자가 접속되며, 이 컨덴서 C1의 다른쪽 단자와 접지 사이에는 스위치 SW3이 접속된다. 또한, 컨덴서 C1과 병렬로 컨덴서 Cx가 접속되어 있다.

또한, 직렬 접속된 스위치 SW4, SW5는 상기 컨덴서 C1의 양단에 접속된다. 그리고, 이들 2개의 스위치 SW4, SW5의 상호 접속점은 출력 라인 OUTC를 통해 부하(20)의 공통 전극 X에 접속되어 있다.

또한, 도 2와 마찬가지로, 코일 회로 A는 다이오드 DA 및 코일 LA를 구비하 며, 코일 회로 B는 다이오드 DB와 코일 LB를 구비한다. 다이오드 DA의 캐소드 단자는 스위치 SW1, SW2의 상호 접속점에 접속된다. 또한, 다이오드 DA의 애노드 단자는 코일 LA를 통해 접지에 접속된다. 다이오드 DB의 캐소드 단자는 코일 LB 및 스위치 SW10을 통해 접지에 접속된다.

이 스위치 SW10은 상술한 리세트 기간이나 어드레스 기간 등에서, 제2 신호 라인 OUTB에 인가되는 전압 (Vs/2+Vw)나 (Vs/2+Vx)가 그대로 접지로 빠지지 않도록 하기 위한 스위치이다. 또한, 다이오드 DB의 애노드 단자는 컨덴서 C1과 스위치 SW3의 상호 접속점에 접속된다. 또한, 다이오드 D2의 애노드 단자는 다이오드 DB의 캐소드 단자와 접속되며, 다이오드 D2의 캐소드 단자는 다이오드 DB의 애노드 단자에 접속된다. 또한, 다이오드 DB의 캐소드 단자는 코일 LB를 통해 접지에 접속된다.

한편, 주사 전극 Y측에서, 스위치 SW1', SW2'는 도시하지 않은 전원으로부터 공급되는 전압 (Vs/2)의 전원 라인과 접지 사이에 직렬로 접속된다. 이들 2개의 스위치 SW1', SW2'의 상호 접속점에는 컨덴서 C4의 한쪽 단자가 접속되며, 이 컨덴서 C4의 다른쪽 단자와 접지 사이에는 스위치 SW3'가 접속된다. 또한, 컨덴서 C4와 병렬로 컨덴서 Cy가 접속되어 있다.

또한, 직렬 접속된 스위치 SW4', SW5'는 상기 컨덴서 C4의 양단에 접속된다. 그리고, 이들 2개의 스위치 SW4', SW5'의 상호 접속점은 출력 라인 OUTC'를 통해 부하(20)의 주사 전극 Y에 접속되어 있다. 또한, 스위치 SW4', SW5'는 스캔 드라이버 SD를 구성하고 있다. 스캔 드라이버 SD는 어드레스 기간(도 15를 참조)의 스 캔 시에는 스캔 펄스를 출력하여, 라인마다의 주사 전극 Y의 선택 동작을 행한다. 또한, 스위치 SW4'와 컨덴서 C4의 한쪽 단자를 접속하는 접속선을 제3 신호 라인 OUTA'로 하고, 스위치 SW5' 컨덴서 C4의 다른쪽 단자를 접속하는 접속선을 제4 신호 라인 OUTB'로 한다.

또한, 제4 신호 라인 OUTB'와, 기입 전압 Vw(도 15를 참조)를 발생하는 전원 라인 사이에는 저항 R1이나 npn 트랜지스터 Tr1을 포함하는 스위치 SW8가 접속된다. 또한, 제4 신호 라인 OUTB'와, 전압 Vx(도 15를 참조)를 발생하는 전원 라인 사이에는 n채널 MOS 전계 효과 트랜지스터(FET) Tr2, Tr3을 포함하는 스위치 SW9가 접속된다.

또한, 제3 신호 라인 OUTA'는 코일 회로 A'를 통해 접지에 접속된다. 또한 제4 신호 라인 OUTB'는 코일 회로 B'를 통해 접지에 접속된다. 또한, 코일 회로 A'는 다이오드 DA' 및 코일 LA'를 구비하며, 코일 회로 B'는 다이오드 DB'와 코일 LB'를 구비한다. 다이오드 DA'의 캐소드 단자는 스위치 SW1', SW2'의 상호 접속점에 접속된다. 또한, 다이오드 DA'의 애노드 단자는 코일 LA'를 통해 접지에 접속된다.

다이오드 DB'의 캐소드 단자는 코일 LB' 및 스위치 SW10을 통해 접지에 접속된다. 이 스위치 SW10은 상술한 리세트 기간이나 어드레스 기간 등에서, 제4 신호 라인 OUTB'에 인가되는 전압 (Vs/2+Vw)나 (Vs/2+Vx)가 그대로 접지로 빠지지 않도록 하기 위한 스위치이다. 또한, 다이오드 DB'의 애노드 단자는 컨덴서 C4와 스위치 SW3'의 상호 접속점에 접속된다. 또한, 다이오드 D2'의 애노드 단자는 다이오 드 DB'의 캐소드 단자와 접속되며, 다이오드 D2'의 캐소드 단자는 다이오드 DB'의 애노드 단자에 접속된다.

또한, 상술한 스위치 SW1∼SW5, SW8∼SW10, SW1'∼SW5' 및 트랜지스터 Tr1∼Tr3은 도 13에 도시한 구동 제어 회로(5)로부터 각각 공급되는 제어 신호에 의해 제어된다.

이상의 구성에 의해, 유지 방전 기간 동안 공통 전극 X에 -Vs/2∼Vs/2까지 변화하는 전압을 인가한다. 또한, 상술한 공통 전극 X에 공급하는 전압과 극성이 상이한 전압 (+Vs/2, -Vs/2)를 각 표시 라인의 주사 전극 Y에 교대로 인가한다.

도 17에 도시한 회로에서는, 드라이브 회로 M1에 의해, 스위치 SW1을 구성하는 트랜지스터 QSW1(파워 MOSFET, IGBT 등에 의해 구성)에 공급하는 드라이브 펄스를 형성하고 있었다. 도 17에서의 드라이브 회로 M1은 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)에 의해 구성된 드라이브 회로 MA를 이용하고 있다. 드라이브 회로 MA는 접지 전압을 기준으로 한 신호를 접지 전압보다 높은 전압으로 레벨 시프트하는 하이 레벨 시프트 회로(803)가 내장되어 있다. 따라서, 출력 기준 전압에 상당하는 트랜지스터 QSW1의 출력 단자(예를 들면, 파워 MOSFET의 소스 단자)가 접지 전압보다 높은 경우에는 정상적으로 동작시킬 수 있다.

이것에 대하여, 도 4에 도시한 회로에서는 제1 신호 라인 OUTA로, 접지 전압보다 낮은 마이너스 전압을 발생시키고 있다(도 3에서의 기간 t11∼t12). 따라서, 도 17에 도시한 드라이브 회로 M1(드라이브 회로 MA)의 출력 기준 전압(트랜지스터 QSW1의 출력 단자(파워 MOSFET에서는 소스 단자, IGBT에서는 에미터 단자)에 발생하는 전압)도 마이너스 전압으로 된다. 드라이브 회로 MA의 하이 레벨 시프트 회로(803)는 입력된 신호를 고전압측으로 레벨 시프트하는 기능밖에 없기 때문에, 출력 기준 전압 단자 Vss가 마이너스 전압인 경우, 신호를 정상적으로 전달할 수 없을 가능성이 있다. 또한, PN 접합 타입의 IC에 의해, 상기 드라이브 회로 MA를 형성하고 있는 경우, 기판은 접지 전압으로 설정되어 있다. 상기 출력 기준 전압 단자 Vss가 마이너스 전압이 되는 경우, 상기 기판에 걸리는 전압(접지 전압)보다 낮은 전압이 IC 내에 발생하기 때문에, IC 내의 기생 다이오드에 이상 전류가 흐르게 되어, IC가 파괴될 가능성이 있다.

또한, 도 4에 도시한 스위치 SW1은 전원 투입 시에 컨덴서 C1을 충전하는 동안 도통시켜 둘 필요가 있다. 컨덴서 C1을 충전하기 위해 필요한 시간은 서스테인 시간보다 긴 시간이 필요해진다. 즉, 도 15의 유지 방전 기간의 개시 시에, 컨덴서 C1에 충전되어 있지 않은 경우에는, 유지 방전 기간 개시 시에 대전류가 트랜지스터 QSW1(도 17)을 통해 컨덴서 C1로 흐르게 된다. 그 때문에, 트랜지스터 QSW1의 전류 용량을 크게 할 필요가 있거나, 또는 트랜지스터 QSW1이 파괴될 가능성이 있다. 그 때문에, 전원 투입 시에 스위치 SW1을 통해 컨덴서 C1에 전압 Vs/2를 공급하여 충전할 필요가 있다.

도 4에 도시한 스위치 SW1을 구동하는 드라이브 회로 M1은 상기 출력 기준 전압 단자 Vss가 마이너스 전압이 된 경우라도 정상적으로 신호를 전달할 수 있으며, 또한 전원 투입 시의 컨덴서 C1을 충전하는데 필요한 드라이브 펄스를 긴 기간 동안 공급할 수 있는 기능이 필요하게 된다. 도 1∼도 4의 방법을 실용화하는 데에 있어서 중요하게 되는 상기 2개의 기능을 갖는 드라이브 회로를 구비한 구동 회로를 이하에서 설명한다.

(제1 실시예)

도 5는 본 발명의 제1 실시예에 따른 도 2의 구동 회로의 상세한 회로예를 나타낸다. 드라이브 회로 M2N, M2P, M3N, M3P는 드라이브 회로 MA를 이용하여 구성되어 있다. 드라이브 회로 MA는 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)를 이용하여 구성되어 있다. 파형 처리 회로(802)는 임피던스 변환을 행한다. 하이 레벨 시프트 회로(803)는 접지 전압을 기준으로 한 신호를 접지 전압보다 높은 전압으로 레벨 시프트한다. 드라이브 회로 MA는 입력 전원 단자 V1, 입력 신호 단자 V2, 입력 기준 전압 단자 V3, 출력 전원 단자 Vc, 출력 신호 단자 Vo 및 출력 기준 전압 단자 Vss를 갖는다. 입력 전원 단자 V1에는 전압 Vcc(예를 들면, 5V)가 공급된다. 입력 기준 전압 단자 V3은 접지에 접속된다. 드라이브 회로 MA는 입력 신호 단자 V2에 입력되는 접지 기준의 신호를 출력 기준 전압 단자 Vss의 전위를 기준으로 한 신호로 변환한다.

드라이브 회로 M1, M4, M5는 드라이브 회로 MB를 이용하여 구성되어 있다. 드라이브 회로 MB는 입력 신호 단자 V2, 입력 기준 전압 단자 V3, 출력 전압 단자 Vc, 출력 신호 단자 Vo 및 출력 기준 전압 단자 Vss를 가지며, 광 전달 소자인 게이트 커플러를 이용하여 구성된다. 게이트 커플러는 포토 커플러와 증폭 회로의 양자를 하나의 패키지에 내장한 소자이며, 파워-MOSFET, IGBT 등의 게이트 단자를 직접 구동할 수 있다. 게이트 커플러 대신에, 포토 커플러와 포토 커플러의 출력 전압을 증폭하는 증폭 회로와의 조합을 이용하여도 된다. 드라이브 회로 MB에서는, 광에 의해 입력부와 출력부를 분리하기 때문에, 입력부와 출력부의 기준 전압이 상이하여도, 안정된 구동을 행할 수 있어, 드라이브 회로 MA와 마찬가지의 기준 전압 변환을 행할 수 있다.

입력 신호 단자 IN1은 저항을 통해 드라이브 회로 M1의 입력 신호 단자 V2에 접속된다. 드라이브 회로 M1은 게이트 커플러이며, 입력 신호 단자 V2, 입력 기준 전압 단자 V3, 출력 전원 단자 Vc, 출력 신호 단자 Vo 및 출력 기준 전압 단자 Vss를 갖는다. 컨덴서 CE는 출력 전원 단자 Vc 및 출력 기준 전압 단자 Vss 사이에 접속된다. 전압 Ve(예를 들면, 15V)의 단자는 스위치 SWE 및 다이오드 DE를 통해 출력 전원 단자 Vc에 접속된다.

스위치 SW1은 n채널 MOSFET QSW1 및 다이오드 DSW1을 갖는다. 트랜지스터 QSW1은 게이트가 출력 신호 단자 Vo에 접속되며, 드레인이 전압 Vs/2(예를 들면, 90V)의 단자에 접속되고, 소스가 출력 기준 전압 단자 Vss 및 다이오드 DSW1의 애노드에 접속된다. 다이오드 DSW1의 캐소드는 신호 라인 OUTA에 접속된다. 트랜지스터 QSW1은 출력 기준 전압 단자 Vss를 기준으로 동작한다. 이 출력 기준 전압 단자 Vss는 다이오드 DSW1을 통해 신호 라인 OUTA에 접속되기 때문에, 그 전위는 시간 경과에 따라 변화된다(도 3 참조). 그 때문에, 드라이브 회로 M1은 입력 신호 단자 IN1의 접지 기준의 신호를 출력 기준 전압 단자 Vss의 전위를 기준으로 한 신호로 변환하고 있다.

스위치 SW2는 스위치 SW2N 및 SW2P를 갖는다. 스위치 SW2N은 n채널 MOSFET 및 다이오드에 의해 구성되며, 드라이브 회로 M2N에 의해 구동된다. 스위치 SW2P는 p채널 MOSFET 및 다이오드에 의해 구성되며, 드라이브 회로 M2P에 의해 구동된다.

스위치 SW3은 스위치 SW3N 및 SW3P를 갖는다. 스위치 SW3N은 n채널 MOSFET 및 다이오드에 의해 구성되며, 드라이브 회로 M3N에 의해 구동된다. 스위치 SW3P는 p채널 MOSFET 및 다이오드에 의해 구성되며, 드라이브 회로 M3P에 의해 구동된다.

스위치 SW4는 n채널 MOSFET에 의해 구성되며, 드라이브 회로 M4에 의해 구동된다. 스위치 SW5는 n채널 MOSFET에 의해 구성되며, 드라이브 회로 M5에 의해 구동된다.

이상과 같이, 트랜지스터 QSW1을 구동하는 드라이브 회로 M1로서, 드라이브 회로 MB를 이용하고 있다. 드라이브 회로 MB는 광 전달 소자인 게이트 커플러를 이용하여 구성되어 있다. 게이트 커플러는 포토 커플러와 증폭 회로의 양자를 1개의 패키지에 내장한 소자이며, 파워 MOSFET, IGBT 등의 게이트 단자를 직접 구동할 수 있다. 게이트 커플러 대신에, 포토 커플러와 증폭 회로의 조합을 이용하여도 된다. 드라이브 회로 M1은 광 전달 소자를 이용함으로써, 도 3에 도시한 바와 같이, 신호 라인 OUTA가 마이너스 전압이 된 경우라도 정상적으로 신호를 전달할 수 있다.

상기 게이트 커플러의 동작에 의해, 입력 신호 단자 IN1로부터 입력된 접지 전위를 기준으로 한 신호에 기초하여, 스위치 SW1을 구동할 수 있다. 상기 드라이브 회로 MB는 광에 의해 입력부와 출력부를 분리하기 때문에, 입력부와 출력부의 기준 전압이 상이하여도, 안정된 구동을 행할 수 있다.

또한, 도 5에 도시한 회로에서는, 스위치 SWE, 다이오드 DE, 컨덴서 CE를 이용하여 부유 전원 회로를 구성하고 있다. 이 부유 전원 회로에서는, 신호 라인 OUTA가 접지 전압일 때(도 3에서의 t13∼t16), 스위치 SWE를 온시켜, 컨덴서 CE에 전하를 축적하고 있다. 스위치 SWE는 신호 라인 OUTA가 접지 이외일 때에는 오프된다. 이 부유 전원 회로는 신호 라인 OUTA(Vss)의 전위를 기준으로 한 전원 전압을 드라이브 회로 M1의 전원 단자 Vc에 공급한다.

상기 컨덴서 CE에 축적된 전하는 도 3에서의 t12∼t13에서, 트랜지스터 QSW1의 게이트 단자로 드라이브 펄스로서 공급된다. 이 결과, 트랜지스터 QSW1을 온시켜, 신호 라인 OUTA의 전압을 1/2Vs로 상승시키고 있다.

전원 투입 시에, 트랜지스터 QSW1을 통해 컨덴서 C1로 서서히 충전 전류를 공급할 필요가 있다. 전원 투입 시에 컨덴서 C1을 충전하지 않는 경우, 트랜지스터 QSW1을 온시킴과 동시에, 전원 전압 1/2Vs측으로부터, 트랜지스터 QSW1을 통해 대전류가 흘러, 트랜지스터 QSW1의 전류 정격을 초과하게 되어 파괴될 가능성이 있다. 이 과제를 해결하기 위해, 전원 투입 시의 전원 전압 1/2Vs의 상승 기간에서, 트랜지스터 QSW1을 도통시켜, 컨덴서 C1로 서서히 충전 전류가 흐르도록 하고 있다.

전원 투입 시에, 상기 컨덴서 C로에의 충전을 서서히 행하기 위해, 드라이브 회로 M1은 상기 컨덴서 C1로 충전 전류가 흐르는 비교적 긴 기간(서스테인 기간에 비해) 동안, 드라이브 펄스의 하이 레벨을 계속할 수 있도록 할 필요가 있다. 따라서, 상기 부유 전원 회로에서는 드라이브 회로 M1로 공급하는 전원용의 컨덴서 CE의 용량을 충분히 큰 값으로 설정하여, 트랜지스터 QSW1을 장기간 동안 도통시키는데 필요한 전하량을 축적할 수 있도록 하고 있다.

특히, 상기 드라이브 회로 M1로서 플라즈마 디스플레이 장치의 서스테인 회로에 적합한 고속 게이트 커플러를 사용하는 경우, 게이트 커플러의 광 수동 소자로 흘리는 바이어스 전류를 크게 할 필요가 있기 때문에, 상기 컨덴서 CE에 대용량의 컨덴서를 사용할 필요가 있다. 실험에서는, 컨덴서 CE는 100㎌ 이상의 용량이 필요하다는 것을 알았다.

도 5에 도시한 회로에서는, 상기 드라이브 회로 M1과, 스위치 SWE, 다이오드 DF, 컨덴서 CE에 의해 구성된 부유 전원 회로의 동작에 의해, 신호 라인 OUTA가 마이너스 전압으로 된 경우라도, 안정된 드라이브 펄스를 트랜지스터 QSW1로 공급할 수 있다. 또한, 전원 투입 시에 컨덴서 C1을 서서히 충전할 수 있어서, 상기 구동 회로 동작의 안전성을 확보할 수 있다.

(제2 실시예)

다음으로, 도 6을 이용하여, 본 발명의 제2 실시예에 대하여 설명한다. 제2 실시예에서는, 제1 실시예(도 5)의 부유 전원 회로(스위치 SWE, 다이오드 DE) 대신에, 다른 부유 전원 회로(DC/DC 컨버터 DC1)를 이용한다.

도 6에 도시한 회로에서는, DC/DC 컨버터 DC1과 컨덴서 CE를 이용하여, 부유 전원을 구성하고 있다. DC/DC 컨버터 DC1은 트랜스포머 T200, 제어 회로 CT200, 다이오드 D200, D201, 컨덴서 C200, C201을 이용하여 구성되어 있다. DC/DC 컨버터 DC1에서는 입력 단자(200)로부터 입력된 펄스를 다이오드 D201, 컨덴서 C201에 의해 정류함으로써, 입력 DC 전압을 형성하고 있다. 이 입력 DC 전압을 트랜스포머 T200, 제어 회로 CT200에 의해 전압 변환한 후, 다이오드 D200, 컨덴서 C200에 의해 정류함으로써, 출력 DC 전압을 형성하고 있다. 상기 DC/DC 컨버터 DC1은, 출력 DC 전압이 컨덴서 CE의 양단으로 공급되어, 기준 전압이 트랜지스터 QSW1의 소스 단자(출력 단자)에서 발생하는 전압이다. 이 결과, 드라이브 회로 M1로는 안정된 전원 전압을 공급할 수 있다. 드라이브 회로 M1에는 도 5과 동일한 드라이브 회로 MB(게이트 커플러 등에 의해 구성)가 이용되고 있다.

도 6에 도시한 회로에서는, 드라이브 회로 M1로 공급하는 부유 전원 전압을 서스테인 주기 등에 영향받지 않는 독립한 회로로 구성할 수 있다. 따라서, 전원 투입 시 등이라도, 긴 기간 동안 전원 전압을 안정적으로 유지할 수 있다(DC/DC 컨버터 DC1의 발진 주파수에 따라, 항상 안정된 출력 DC 전압을 공급할 수 있다). 따라서, 드라이브 회로 M1에 접속하는 컨덴서 CE의 용량값을 작게 할 수 있다. 또한, 제1 실시예와 마찬가지로 드라이브 회로 M1은 광 전달 소자를 이용함으로써, 도 3에 도시한 바와 같이, 신호 라인 OUTA가 마이너스 전압으로 된 경우라도 정상적으로 신호를 전달할 수 있다.

(제3 실시예)

도 7은 본 발명의 제3 실시예를 나타내는 도면이다. 제3 실시예는 제1 실시 예(도 5)의 회로에, 구동 개시 스위치 회로(701)를 추가한 것이다. 구동 개시 스위치 회로(701)는 p채널 파워 MOSFET QSW1P, npn 바이폴라 트랜지스터 Q1P, 다이오드 DSW1P, 저항 R101, R102, R103으로 이루어진다.

도 7에 도시한 회로에서는, 전원 투입 시에, 입력 신호 IN1P를 하이 레벨로 하여, 구동 개시 스위치 회로(701)에서의 트랜지스터 Q1P를 도통시키고, 또한 트랜지스터 QSW1P(p채널 파워 MOSFET을 이용하여 구성)를 도통시켜, 컨덴서 C1을 서서히 충전하고 있다. 이 구동 개시 스위치 회로(701)는 직류 결합에 의해 구성되어 있기 때문에, 입력 신호 IN1P의 전압 레벨로 장시간의 온 상태를 유지할 수 있다. 이 때, 스위치 SW1을 오프로 한다. 구동 개시 스위치 회로(701)는 스위치 SW1과 병렬 접속되어, 전원 투입 시에 신호 라인 OUTA가 접지 전위로부터 소정 전위가 되기까지의 기간 동안 도통하여, 용량 C1을 충전한다.

한편, 플라즈마 디스플레이 장치에서의 서스테인 기간 등, 단기간에 대전류를 흘리는 기간 동안에는 스위치 SW1을 온시키고, 구동 개시 스위치 회로(701)를 오프시킨다. 이와 같이, 서스테인 기간 등의 단기간에 대전류가 필요한 회로(스위치 SW1)와, 작은 전류이더라도 장기간 동안 도통시키는 회로(구동 개시 스위치 회로(701))를 분리함으로써, 양자를 최적으로 설계할 수 있다.

도 7에 도시한 회로를 이용한 경우에는 스위치 SW1을 장기간 동안 도통시켜 둘 필요가 없기 때문에, 부유 전원 회로를 구성하는 컨덴서 CE로 소용량인 것을 이용할 수 있다.

(제4 실시예)

도 8은 본 발명의 제4 실시예를 나타내는 도면이다. 제4 실시예는 제1 실시예(도 5)와 기본적으로 동일하므로, 드라이브 회로 M1로서 드라이브 회로 MA를 적용하고, 로우 레벨 시프트 회로(801)를 추가한 점이 상이하다. 드라이브 회로 M1의 입력 전원 단자 V1에는 부유 전압 FVe(예를 들면, 15V)가 공급된다.

도 8에 도시한 회로에서는, 트랜지스터 QSW1의 드라이브 펄스를 형성하기 위해, 로우 레벨 시프트 회로(801), 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)를 이용하고 있다. 로우 레벨 시프트 회로(801)는 pnp 바이폴라 트랜지스터 Q110, 저항 R111, R112, R113에 의해 구성되어 있다. 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)는 도 5에서의 드라이브 회로 MA와 동일한 구성이다. 도 8에서, 스위치 SWE, 다이오드 DE, 컨덴서 CE를 이용하여, 부유 전원 회로를 구성하고 있다. 또한, 도 8에서는 신호 라인 OUTA의 최저 전압을 다이오드 D300, 컨덴서 C300으로 이루어지는 정류 회로에 의해 정류하여, 이 정류 회로를 통해 얻어진 전압 SUB1을 파형 처리 회로(802)에 접속된 입력 기준 전압 단자 V3으로 공급하고 있다. 예를 들면, 전압 SUB1은 도 3의 신호 라인 OUTA의 최저 전압(약 -Vs/2)이 보유된 전압이 된다.

로우 레벨 시프트 회로(801)는 접지 전위를 기준으로 한 입력 신호 IN1의 기준 전위를 마이너스측으로 레벨 시프트한다. 하이 레벨 시프트 회로(803)는 로우 레벨 시프트 회로(801)의 출력 신호의 기준 전위를 플러스측으로 레벨 시프트한다. 출력 증폭 회로(804)는 하이 레벨 시프트 회로(803)의 출력 신호를 증폭한다.

도 8에 도시한 회로에서는, 접지 전압을 기준으로 한 신호 IN1을 로우 레벨 시프트 회로(801)를 통해, 로우 레벨 기준 전압 SUB1을 기준으로 한 신호로 변환하고 있다. 로우 레벨 기준 전압 SUB1은 신호 라인 OUTA의 최저 전압(예를 들면, 도 3의 기간 t11∼t12에서 발생하는 마이너스 펄스)을 정류함으로써 얻어진다. 따라서, 로우 레벨 기준 전압 SUB1은 출력 증폭 회로(804)의 기준 단자 Vss로 입력되는 출력 기준 전압(트랜지스터 QSW1의 소스 전압) 이하로 설정된다. 이 결과, 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)로 구성되는 드라이브 회로 MA에서 전달되는 신호는 로우 레벨 기준 전압 SUB1보다 높은 전압으로 된다. 따라서, 도 17에 도시하는 회로(로우 레벨 시프트 회로를 이용하지 않는 회로)에서, 신호 라인 OUTA가 마이너스 전압일 때(도 3의 기간 t11∼t12) 신호를 전달할 수 없는 문제를 해결할 수 있다. 또한, 상기 실시예를 이용한 경우, 상기 드라이브 회로 MA로서 PN 접합 타입의 IC를 이용한 경우라도, 기판 전압은 IC 내에 발생하는 가장 낮은 전압(로우 레벨 기준 전압)으로 가능하기 때문에, IC 내에 이상 전류가 흘러 파괴되지 않는다.

도 8에서, 스위치 SWE, 다이오드 DE, 컨덴서 CE로 이루어지는 부유 전원 회로의 기본 동작에 대해서는 도 5에 도시한 회로와 마찬가지이다. 도 5에 도시한 회로에서는 드라이브 회로 M1로서 드라이브 회로 MB를 이용하고 있는데 대하여, 도 8에 도시하는 실시예에서는 드라이브 회로 M1로서 드라이브 회로 MA를 이용하고 있다. 드라이브 회로 MB를 고속 동작시키기 위해서는, 드라이브 회로 MB(게이트 커플러) 내의 광 수동 소자에 많은 바이어스 전류를 흘릴 필요가 있다. 이에 대하여, 드라이브 회로 MA는 광 수동 소자를 이용하지 않기 때문에, 바이어스 전류는 그만큼 필요없다. 도 5에 도시하는 회로에서는 전원 투입 시에 트랜지스터 QSW1을 장기간 동안 도통시켜 컨덴서 C1을 서서히 충전시키기 때문에, 드라이브 회로의 전원 전압을 축적하는 컨덴서 CE로 대용량인 것이 필요하였다. 이에 대하여, 도 8에 도시한 회로에서는 드라이브 회로 MA에서 소비하는 전하가 적기 때문에, 컨덴서 CE의 용량을 작게 할 수 있다.

도 11은 도 8에 도시한 로우 레벨 시프트 회로(801), 하이 레벨 시프트 회로(803) 및 출력 증폭 회로(804)의 회로 구성예를 나타내는 도면이다. 파형 처리 회로(802)는 삭제해도 된다.

먼저, 로우 레벨 시프트 회로(801)의 구성을 설명한다. npn 트랜지스터 Q110은 베이스 단자가 저항 R111을 통해 입력 신호 IN1의 단자에 접속되며, 에미터 단자가 저항 R112를 통해 전압 Vc1(예를 들면, 5V)에 접속되고, 콜렉터 단자가 저항 R113을 통해 로우 레벨 기준 전압 SUB1의 단자에 접속된다. 그 콜렉터 단자는 신호 VLS1을 하이 레벨 시프트 회로(803)로 출력하고, npn 트랜지스터 Q4의 베이스 단자에 접속된다.

또한, 도 11에 도시한 바와 같이, 하이 레벨 시프트 회로(803)는 npn 트랜지스터 Q4와 pnp 트랜지스터 Q5와 저항 R3, R4로 구성된다. 여기서, npn 트랜지스터 Q4의 에미터 단자는 저항 R3을 통해 로우 레벨 기준 전위 SUB1의 단자와 접속된다. 또한, npn 트랜지스터 Q4의 콜렉터 단자는 pnp 트랜지스터 Q5의 콜렉터 단자에 접속된다. 또한, pnp 트랜지스터 Q5의 베이스 단자는 pnp 트랜지스터 Q6의 베이스 단자와 접속된다. 또한, npn 트랜지스터 Q4의 콜렉터 단자와 pnp 트랜지스터 Q5의 콜렉터 단자의 상호 접속점은 pnp 트랜지스터 Q5의 베이스 단자와 pnp 트랜지스터 Q6의 베이스 단자의 상호 접속점에 접속된다. 이것에 의해, 하이 레벨 시프트 회로(803)는 전달 신호 VLS2를 출력한다. 또한, pnp 트랜지스터 Q5의 에미터 단자는 저항 R4를 통해 전원 단자 Vc와 접속된다.

다음으로, 출력 증폭 회로(804)의 회로 구성에 대하여 설명한다. 도 11에 도시한 바와 같이, 출력 증폭 회로(804)는 저항 R5, R6과, pnp 트랜지스터 Q6과, 인버터 INV와, n채널 MOSFET Q7과, n채널 MOSFET Q8을 구비한다. pnp 트랜지스터 Q6의 에미터 단자는 저항 R5를 통해 전원 단자 Vc와 접속된다. pnp 트랜지스터 Q6의 콜렉터 단자는 저항 R6을 통해 기준 전압 단자 Vss에 접속된다. 또한, pnp 트랜지스터 Q6의 콜렉터 단자와 저항 R6의 상호 접속점은 인버터 INV의 입력 단자 및 n채널 MOSFET Q7의 게이트 단자와 접속된다.

또한, n채널 MOSFET Q7의 드레인 단자는 전원 단자 Vc와 접속된다. 또한, n채널 MOSFET Q7의 소스 단자는 n채널 MOSFET Q8의 드레인 단자와 접속된다. 또한, n채널 MOSFET Q8의 게이트 단자는 인버터 INV의 출력 단자와 접속된다. 또한, n채널 MOSFET Q8의 소스 단자는 기준 전압 단자 Vss에 접속된다. 또한, n채널 MOSFET Q7의 소스 단자와 n채널 MOSFET Q8의 드레인 단자의 상호 접속점은 출력 단자 Vo와 접속되어, 스위치 SW1을 구동하는 신호 Vg를 출력한다. 이상에서 도시한 구성에 의해, 전달 신호 VLS2를 증폭하여 구동 신호 Vg를 스위치 SW1의 게이트 단자로 출력한다.

도 12는 도 11에 도시한 회로의 동작을 나타내는 타이밍차트이다. 입력 신 호 IN1은 스위치 SW1의 제어 신호를 논리 반전한 신호이다. 즉, 펄스 VA 및 VB에서, 스위치 SW1을 온시킨다. 인버터를 이용하여, 신호 IN1을 논리 반전시켜도 된다. 입력 신호 IN1은 기준 전위가 접지(GND)이며, 펄스 VA와 펄스 VB(예를 들면, 진폭은 5V)를 갖는다. 기준 전압 단자 Vss는 도 3의 신호 라인 OUTA에 상당하며, -Vs/2(예를 들면, -90V)로부터 Vs/2(예를 들면, 90V)까지 변화한다. 간단히 설명하기 위해, 기준 전압 단자 Vss의 파형을 단순하게 하여 나타내고 있다.

여기서, 기준 전압 단자 Vss가 도 11에 나타내는 변화를 행하는 목적을 설명한다. 상술한 도 15에 도시한 표시 장치의 구동 파형에서, 유지 방전 기간 동안, 공통 전극 X와 각 표시 라인의 주사 전극 Y에 서로 극성이 다른 전압 (+Vs/2, -Vs/2)를 교대로 인가하여 유지 방전을 행할 필요가 있다. 이 때문에, 부하(20)의 공통 전극 X에 플러스 전압 +Vs/2와 마이너스 전압 -Vs/2를 교대로 인가한다. 그 때문에, 스위치 SW1의 기준 전압 Vss를 -Vs/2로부터 Vs/2까지 변화시킨다.

먼저, 시각 t1에서 Vss=0V일 때에는 도 8에 도시한 정류 회로(다이오드 D300 및 컨덴서 C300)의 출력인 SUB1=0V이고, 도 8에 도시한 컨덴서 CE에 의해 Vc=Ve이다. 또한, 시각 t1에서 입력 신호 IN1=5V이기 때문에, pnp 트랜지스터 Q110은 오프되어 있다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1=0V이다. 이것에 의해, npn 트랜지스터 Q4는 오프되고, pnp 트랜지스터 Q5도 오프된다. 이것에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2≒Vc=Ve로 된다.

또한, 신호 VLS2≒Ve이기 때문에 pnp 트랜지스터 Q6은 오프이다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 Vss와 동일한 전위 0V이다. 이상으로 부터, n채널 MOSFET Q7은 오프되며, n채널 MOSFET Q8은 온되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=0V로 된다.

다음으로, 시각 t2에서 Vss=-Vs/2로 변화하였을 때에는, 도 8의 정류 회로의 컨덴서 C300에는 전압이 -Vs/2로 되는 전하가 충전되어, SUB1≒-Vs/2로 된다. 또한, Vc=Ve-Vs/2로 된다. 또한, 시각 t2에서 입력 신호 IN1=5V 그대로이기 때문에, pnp 트랜지스터 Q110도 오프인 채로 있다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1은 SUB1과 동일한 전압으로 된다. 마찬가지로, npn 트랜지스터 Q4는 일시적으로 온되어, npn 트랜지스터 Q4의 콜렉터 단자를 SUB1과 거의 동일한 전압으로 하고 오프된다.

다음으로, pnp 트랜지스터 Q5의 베이스 단자의 전위가 SUB1≒-Vs/2로 되어, pnp 트랜지스터 Q5의 에미터 단자의 전위 Vc=Ve-Vs/2와의 전위차에 의해, 일시적으로 온된다. 그리고, pnp 트랜지스터 Q5의 베이스 단자의 전위가 거의 Vc=Ve-Vs/2로 된 시점에서 오프된다. 이것에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2≒Ve-Vs/2로 된다. 다음으로, 신호 VLS2≒Ve-Vs/2이기 때문에 pnp 트랜지스터 Q6은 오프이다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 Vss와 동일한 전위 -Vs/2이다. 이상으로부터, n채널 MOSFET Q7은 오프되고, n채널 MOSFET Q8은 온되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=-Vs/2로 된다.

다음으로, 시각 t3에서, 입력 신호 IN1이 펄스 VA에 의해 0V로 되면, pnp 트랜지스터 Q110은 온된다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1의 전압값은 SUB1∼Vc1 사이의 전압값으로, 저항 R113에 걸리는 전압값으로 변 화되어, 펄스 VA1(상승 신호)을 형성한다.

다음으로, npn 트랜지스터 Q4가 온되고, 이것에 의해 pnp 트랜지스터 Q5도 온된다. 이상에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2는 SUB1∼Vc(-Vs/2∼Ve-Vs/2) 사이의 전압값으로, 저항 R3에 걸리는 전압값으로 변화되어 펄스 VA2(하강 신호)를 출력한다. 다음으로, pnp 트랜지스터 Q5가 온됨으로써 pnp 트랜지스터 Q6도 온된다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 SUB1∼Vc(-Vs/2∼Ve-Vs/2) 사이의 전압으로, 저항 R5와 저항 R6에 의해 분압된 전압값으로 변화되어 펄스 VA3을 형성한다.

이상으로부터, n채널 MOSFET Q7은 온되고, n채널 MOSFET Q8은 오프되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=Ve-Vs/2로 변화되어 펄스 V4를 형성한다. 또한, 펄스 VA가 종료되면(IN1이 5V로 됨) 각 펄스 VA1∼VA4도 종료되고, 상술한 시각 t2∼t3 사이의 상태로 되돌아간다.

다음으로, 시각 t4에서, Vss=0V로 되돌아갔을 때에는 도 8의 정류 회로의 다이오드 D300의 동작에 의해 컨덴서 C300의 전압은 -Vs/2로 유지된 채이며, SUB1≒-Vs/2를 유지한다. 또한, 시각 t4에서 Vc=Ve로 된다. 또한, 시각 t4에서 입력 신호 IN1=5V 그대로이기 때문에, pnp 트랜지스터 Q110도 오프인 채로 있다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1의 전압값은 SUB1≒-Vs/2인 채로 있다. 마찬가지로, npn 트랜지스터 Q4도 오프된 채로 있다.

다음으로, pnp 트랜지스터 Q5는 에미터 단자에 걸리는 전위 Vc=Ve와 베이스 단자에 걸리는 전위 Ve-Vs/2의 전위차에 의해, 일시적으로 온된다. 그리고, pnp 트랜지스터 Q5의 베이스 단자의 전위가 거의 Vc=Ve로 된 시점에서 오프된다. 이것에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2≒Ve로 된다. 다음으로, 전달 신호 VLS2≒Ve이기 때문에 pnp 트랜지스터 Q6은 오프이다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 Vss와 동일한 전위 0V이다. 이상으로부터, n채널 MOSFET Q7은 온되고, n채널 MOSFET Q8은 온되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=0V로 된다.

다음으로, 시각 t5에서, 기준 전위 Vss가 Vs/2로 상승하였을 때에는, 도 8의 정류 회로의 다이오드 D300의 동작에 의해 컨덴서 C300의 전압은 -Vs/2로 유지된 채이며, SUB1≒-Vs/2를 유지한다. 또한, 시각 t5에서 Vc=Ve+Vs/2로 된다. 또한, 시각 t5에서 입력 신호 IN1=5V 그대로이기 때문에, pnp 트랜지스터 Q2도 오프인 채로 있다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1의 전압값은 SUBl(≒-Vs/2)인 채로 있다. 마찬가지로, npn 트랜지스터 Q4도 오프된 채로 있다.

다음으로, pnp 트랜지스터 Q5는 에미터 단자에 걸리는 전위 Vc=Ve+Vs/2와 베이스 단자에 걸리는 전위 Ve의 전위차에 의해, 일시적으로 온된다. 그리고, pnp 트랜지스터 Q5의 베이스 단자의 전위가 거의 Vc=Ve+Vs/2로 된 시점에서 오프된다. 이것에 의해, 하이 레벨 시프트 회로(801)의 출력 신호 VLS2≒Ve+Vs/2로 된다. 다음으로, 신호 VLS2≒Ve+Vs/2이기 때문에 pnp 트랜지스터 Q6은 오프이다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 Vss와 동일한 전위 +Vs/2이다. 이상으로부터, n채널 MOSFET Q7은 오프되며, n채널 MOSFET Q8은 온되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=+Vs/2로 된다.

다음으로, 시각 t6에서, 입력 신호 IN1이 펄스 VB에 의해 0V로 되면, pnp 트랜지스터 Q110은 온된다. 로우 레벨 시프트 회로(801)의 출력 신호 VLS1의 전압값은 SUB1∼Vc1 사이의 전압값으로, 저항 R2에 걸리는 전압값으로 변화되어 펄스 VB1(하강 신호)을 형성한다.

다음으로, npn 트랜지스터 Q4가 온되고, 이것에 의해 pnp 트랜지스터 Q5도 온된다. 이상에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2는 SUB1∼Vc(-Vs/2∼Ve+Vs/2) 사이의 전압값으로, R3에 걸리는 전압값으로 변화되어 펄스 VB2(하강 신호)를 형성한다. 다음으로, pnp 트랜지스터 Q5가 온됨으로써 pnp 트랜지스터 Q6도 온된다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 SUB1∼Vc(+Vs/2∼Ve+Vs/2) 사이의 전압값으로, 저항 R5와 저항 R6에 의해 분압된 전압값으로 변화되어 펄스 VB3을 형성한다.

이상으로부터, n채널 MOSFET Q7은 온되고, n채널 MOSFET Q8은 오프되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=Ve+Vs/2로 변화되어 펄스 VB4를 형성한다. 또한, 펄스 VB가 종료되면(IN1이 5V로 됨) 각 펄스 VB1∼VB4도 종료되고 상술한 t5∼t6 사이의 상태로 되돌아간다.

다음으로, 시각 t7에서, Vss=0V로 되돌아갔을 때에는, 도 8의 정류 회로의 다이오드 D300의 동작에 의해 컨덴서 C300의 전압은 -Vs/2로 유지된 채이며, SUB1≒-Vs/2를 유지한다. 또한, 시각 t7에서 Vc=Ve로 된다. 또한, 시각 t7에서 입력 신호 IN1=5V 그대로이기 때문에, pnp 트랜지스터 Q110도 오프인 채로 있다. 이것에 의해, 로우 레벨 시프트 회로(801)의 출력 신호 VLS1의 전압값은 SUB1≒-Vs/2인 채로 있다. 마찬가지로, npn 트랜지스터 Q4도 오프된 채로 있다.

다음으로, pnp 트랜지스터 Q5는 베이스 단자의 전위가 거의 Ve+Vs/2이기 때문에 오프인 채로 있다. 이것에 의해, 하이 레벨 시프트 회로(803)의 출력 신호 VLS2≒Ve+Vs/2 그대로이기 때문에 pnp 트랜지스터 Q6은 오프이다. 이것에 의해, pnp 트랜지스터 Q6의 출력 신호인 Q6V는 Vss와 동일한 전위 0V이다. 이상으로부터, n채널 MOSFET Q7은 오프되며, n채널 MOSFET Q8은 온되기 때문에, 출력 증폭 회로(804)의 출력 신호 Vg=0V로 된다.

이상에서 설명한 바와 같이, 로우 레벨 시프트 회로(801), 하이 레벨 시프트 회로(803) 및 출력 증폭 회로(804)를 이용함으로써, 입력 신호 IN1의 기준 전위 GND와, 스위치 SW1을 구동할 때의 기준 전위 Vss(OUTA)가 상이한 전위이고, 또한 기준 전위 Vss가 마이너스 전압값으로 되는 경우라도, 로우 레벨 기준 전위를 기판 전위로서 공급하는 기판과 트랜지스터 사이에 발생하는 기생 다이오드에 과전류가 흐르는 것을 방지하여, 안정적으로 동작할 수 있다.

(제5 실시예)

도 9는 본 발명의 제5 실시예를 나타내는 도면이다. 도 9는 도 8에 비해, 부유 전원 회로로서, 스위치 SWE 및 다이오드 DE 대신, 도 6과 동일한 DC/DC 컨버터 DC1을 이용한 점이 상이하다. 이 결과, 도 8에 비해, 컨덴서 CE의 용량을 보다 작게 할 수 있다.

(제6 실시예)

도 10은 본 발명의 제6 실시예를 나타내는 도면이다. 도 10은 도 9에 비해, 부유 전원 회로를 구성하는 DC/DC 컨버터 DC1을 DC/DC 컨버터 DC2로 변경한 점이 상이하다. DC/DC 컨버터 DC2는 DC/DC 컨버터 DC1에 대하여, 트랜스포머 T400에, 권선 L400, 다이오드 D400, 컨덴서 C400을 추가하고, 로우 레벨 기준 전압 SUB1을 형성하고 있는 점이 상이하다. 로우 레벨 시프트 회로(801)는 DC/DC 컨버터 DC2에 의해 생성되는 로우 레벨 기준 전압 SUB1을 기초로 레벨 시프트한다. 도 10에 도시한 회로에서는, 컨덴서 CE로 공급하는 드라이브 회로의 전원 전압과, 상기 로우 레벨 기준 전압 SUB1을 동일한 DC/DC 컨버터 DC2를 이용하여 형성하고 있지만, 각각 별도의 DC/DC 컨버터를 이용하여 구성하여도 된다. 상기 부유 전원 회로에 의해 구성된 로우 레벨 기준 전압 SUB1은 신호 라인 OUTA에 발생하는 최저 전압보다 낮은 전압으로 설정되어 있다(예를 들면, 도 3의 기간 t11∼t12에서 발생하는 마이너스 펄스보다 낮은 전압).

이 결과, 입력 신호 IN1에 기인하여, 트랜지스터 QSW1을 구동하는 드라이브 펄스를 공급할 수 있다. 또한, 파형 처리 회로(802), 하이 레벨 시프트 회로(803), 출력 증폭 회로(804)로 이루어지는 드라이브 회로 MA로서, PN 접합 타입의 IC를 이용한 경우라도, 상기 이상 전류 등에 의한 파괴 가능성이 없다.

보호 다이오드 D401은 애노드가 DC/DC 컨버터 DC2가 생성하는 로우 레벨 기준 전압 SUB1의 단자에 접속되며, 캐소드가 드라이브 회로 M1의 기준 단자 Vss에 접속된다. 즉, 캐소드는 다이오드 DSW1을 통해 신호 라인 OUTA에 접속된다. 전원 투입, 전원 차단 등의 과도 시에, 로우 레벨 기준 전압 SUB1이 출력 기준 전압(트랜지스터 QSW1의 소스 전압)보다 낮아져서, 오동작하지 않도록, 도 10에 도시한 회 로에서는 보호 다이오드 D401을 접속하고 있다.

이상과 같이, 제1∼제6 실시예에 따르면, 도 1∼도 4에 도시한 바와 같은 구동 회로에서, 출력 기준 전압 Vss가 마이너스 전압으로 된 경우라도, 제1 전위 Vs/2를 제1 신호 라인 OUTA로 공급하기 위한 제1 스위치 소자 SW1을 드라이브하는 드라이브 회로 M1에서의 신호 전달을 확실하게 행할 수 있다. 또한, 전원 투입 시에 제1 신호 라인 OUTA와 제2 신호 라인 OUTB 사이에 접속된 컨덴서 C1을 서서히 충전하기 위해 필요한 드라이브 펄스를 공급할 수 있다.

상기에서는 플라즈마 디스플레이 장치에 대하여 설명하였지만, 그것 이외의 매트릭스형 평면 표시 장치에 적용할 수도 있다. 또한, 도 1 및 도 2의 코일 회로 A, B는 각각 신호 라인 OUTA 및 OUTB에 설치되어 있지만, 이것에 한정되지 않으며, 1개이어도 된다. 코일 회로는 신호 라인 OUTA 및 OUTB 중 적어도 한쪽과 접지 전위의 라인 사이에 접속되어 있으면 된다.

상기 실시예는 모두 본 발명을 실시하는데 있어서 구체화시킨 예를 나타낸 것에 지나지 않을 뿐, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 벗어나지 않는 범위 내에서, 여러가지 형태로 실시할 수 있다.

본 발명의 실시예는, 예를 들면 이하와 같이 여러가지의 적용이 가능하다.

(부기 1)

표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서,

상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과,

상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와,

상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와,

상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와,

상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과,

상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와,

상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와,

상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와,

상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와,

상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와,

상기 제1 신호 라인의 전위를 기준으로 한 전원 전압을 상기 제1 드라이브 회로로 공급하기 위한 부유 전원 회로를 갖는 구동 회로.

(부기 2)

상기 부유 전원 회로는 전원용 스위치 소자와, 다이오드와, 제2 컨덴서를 이용하여 구성되는 부기 1에 기재된 구동 회로.

(부기 3)

상기 제2 컨덴서는 100㎌ 이상인 부기 2에 기재된 구동 회로.

(부기 4)

상기 전원용 스위치 소자는 상기 제1 신호 라인의 전위가 제3 전위일 때에 도통하는 부기 2에 기재된 구동 회로.

(부기 5)

상기 제1 드라이브 회로는 광 전달 소자를 이용하여 구성되는 부기 2에 기재된 구동 회로.

(부기 6)

상기 제1 드라이브 회로는 게이트 커플러를 이용하여 구성되는 부기 5에 기재된 구동 회로.

(부기 7)

상기 제1 드라이브 회로는 포토 커플러와 포토 커플러의 출력 전압을 증폭하는 증폭 회로를 이용하여 구성되는 부기 5에 기재된 구동 회로.

(부기 8)

상기 부유 전원 회로는 DC/DC 컨버터를 이용하여 구성되는 부기 1에 기재된 구동 회로.

(부기 9)

상기 제1 스위치 소자는 제1 트랜지스터와 제1 다이오드를 이용하여 구성되며, 상기 DC/DC 컨버터의 기준 전압은 상기 제1 트랜지스터의 출력 단자에서 발생 하는 전압인 부기 8에 기재된 구동 회로.

(부기 10)

상기 DC/DC 컨버터는 트랜스포머를 이용하여 구성되는 부기 8에 기재된 구동 회로.

(부기 11)

표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서,

상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과,

상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와,

상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와,

상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와,

상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과,

상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와,

상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와,

상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와,

상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와,

상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와,

상기 제1 스위치 소자와 병렬로 접속되어, 전원 투입 시에 도통되어 상기 제1 컨덴서를 충전하기 위한 구동 개시 스위치 회로를 갖는 구동 회로.

(부기 12)

상기 구동 개시 스위치는 상기 제1 신호 라인이 접지 전위로부터 소정 전위로 될 때까지의 기간 동안 도통하는 부기 11에 기재된 구동 회로.

(부기 13)

상기 구동 개시 스위치는 p채널 MOS 전계 효과 트랜지스터를 이용하여 구성되는 부기 11에 기재된 구동 회로.

(부기 14)

상기 제1 드라이브 회로는,

접지 전위를 기준으로 한 입력 신호의 기준 전위를 마이너스측으로 레벨 시프트하는 로우 레벨 시프트 회로와,

상기 로우 레벨 시프트 회로의 출력 신호의 기준 전위를 플러스측으로 레벨 시프트하는 하이 레벨 시프트 회로와,

상기 하이 레벨 시프트 회로의 출력 신호를 증폭하는 출력 증폭 회로를 갖는 부기 1에 기재된 구동 회로.

(부기 15)

상기 로우 레벨 시프트 회로는, 상기 입력 신호의 기준 전위를 상기 제1 신 호 라인에서 발생하는 최저 전위 이하로 레벨 시프트하는 부기 14에 기재된 구동 회로.

(부기 16)

상기 로우 레벨 시프트 회로는 상기 제1 신호 라인에서 발생하는 전압을 정류한 전압을 기초로 레벨 시프트하는 부기 14에 기재된 구동 회로.

(부기 17)

상기 부유 전원 회로는 전원용 스위치 소자와, 다이오드와, 컨덴서를 갖는 부기 14에 기재된 구동 회로.

(부기 18)

상기 전원용 스위치 소자는 상기 제1 신호 라인의 전위가 상기 제3 전위일 때에 도통하는 부기 17에 기재된 구동 회로.

(부기 19)

상기 부유 전원 회로는 DC/DC 컨버터를 이용하여 구성되는 부기 14에 기재된 구동 회로.

(부기 20)

상기 제1 스위치 소자는 제1 트랜지스터와 제1 다이오드를 이용하여 구성되며,

상기 DC/DC 컨버터의 기준 전압은 상기 제1 트랜지스터의 출력 단자에서 발생하는 전압인 부기 19에 기재된 구동 회로.

(부기 21)

상기 DC/DC 컨버터는 트랜스포머를 이용하여 구성되는 부기 19에 기재된 구동 회로.

(부기 22)

상기 로우 레벨 시프트 회로는, DC/DC 컨버터에 의해 생성되는 로우 레벨 기준 전압을 기초로 레벨 시프트하는 부기 14에 기재된 구동 회로.

(부기 23)

상기 로우 레벨 기준 전압이 공급되는 로우 레벨 기준 전압 단자에 애노드가 접속되며, 상기 제1 신호 라인에 캐소드가 접속된 보호 다이오드를 더 갖는 부기 22에 기재된 구동 회로.

(부기 24)

복수의 X 전극과,

상기 복수의 X 전극에 평행하게 배치되며 상기 복수의 X 전극 사이에 방전을 발생시키는 복수의 Y 전극과,

상기 복수의 X 전극에 방전 전압을 인가하는 X 전극 구동 회로와,

상기 복수의 Y 전극에 방전 전압을 인가하는 Y 전극 구동 회로를 가지며,

상기 X 전극 구동 회로 또는 상기 Y 전극 구동 회로 중 적어도 어느 하나는 상기 부기 1∼23 중 어느 한 항에 기재된 구동 회로를 이용하는 플라즈마 디스플레이 장치.

제1 드라이브 회로는 제1 신호 라인이 마이너스 전압이 된 경우에도, 제1 스 위치 소자를 확실히 드라이브할 수 있다. 또한, 전원 투입 시에 제1 신호 라인과 제2 신호 라인 사이에 접속된 제1 컨덴서를 서서히 충전할 수 있다. 이것에 의해, 플라즈마 디스플레이 장치의 경우에는, 유지 방전 기간의 개시 시에 제1 스위치 소자에 대전류가 흐르는 것을 방지할 수 있다.

Claims (10)

1. 표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서,

   상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과,

   상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와,

   상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와,

   상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와,

   상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과,

   상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와,

   상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와,

   상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와,

   상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와,

   상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와,

   상기 제1 신호 라인의 전위를 기준으로 한 전원 전압을 상기 제1 드라이브 회로로 공급하기 위한 부유 전원 회로를 구비하는 구동 회로.
2. 제1항에 있어서,

   상기 부유 전원 회로는 전원용 스위치 소자와, 다이오드와, 제2 컨덴서를 이용하여 구성되는 구동 회로.
3. 제2항에 있어서,

   상기 제2 컨덴서는 100㎌ 이상인 구동 회로.
4. 제2항에 있어서,

   상기 전원용 스위치 소자는 상기 제1 신호 라인의 전위가 제3 전위일 때에 도통하는 구동 회로.
5. 제1항에 있어서,

   상기 부유 전원 회로는 DC/DC 컨버터를 이용하여 구성되는 구동 회로.
6. 표시 수단으로 되는 용량성 부하에 소정 전압을 인가하는 매트릭스형 표시 장치의 구동 회로로서,

   상기 용량성 부하의 일단에 전위를 공급하기 위한 제1 신호 라인과,

   상기 제1 신호 라인으로 제1 전위를 공급하기 위한 제1 스위치 소자와,

   상기 제1 스위치 소자를 구동하기 위한 제1 드라이브 회로와,

   상기 제1 신호 라인으로 제3 전위를 공급하기 위한 제2 스위치 소자와,

   상기 용량성 부하의 일단에 상기 제1 전위와 상이한 제2 전위를 공급하기 위한 제2 신호 라인과,

   상기 제1 신호 라인 및 상기 제2 신호 라인 사이에 접속되며, 상기 제1 및 제3 전위보다도 낮은 전위를 상기 제1 신호 라인에 공급 가능한 제1 컨덴서와,

   상기 제2 신호 라인으로 상기 제3 전위를 공급하기 위한 제3 스위치 소자와,

   상기 제1 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제4 스위치 소자와,

   상기 제2 신호 라인을 상기 용량성 부하의 일단에 접속하기 위한 제5 스위치 소자와,

   상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 한쪽과 상기 제3 전위를 공급하는 공급 라인 사이에 접속된 코일 회로와,

   상기 제1 스위치 소자와 병렬로 접속되어, 전원 투입 시에 도통되어 상기 제1 컨덴서를 충전하기 위한 구동 개시 스위치 회로를 구비하는 구동 회로.
7. 제1항에 있어서,

   상기 제1 드라이브 회로는,

   접지 전위를 기준으로 한 입력 신호의 기준 전위를 마이너스측으로 레벨 시프트하는 로우 레벨 시프트 회로와,

   상기 로우 레벨 시프트 회로의 출력 신호의 기준 전위를 플러스측으로 레벨 시프트하는 하이 레벨 시프트 회로와,

   상기 하이 레벨 시프트 회로의 출력 신호를 증폭하는 출력 증폭 회로를 갖는 구동 회로.
8. 제7항에 있어서,

   상기 로우 레벨 시프트 회로는 DC/DC 컨버터에 의해 생성되는 로우 레벨 기준 전압을 기초로 레벨 시프트하는 구동 회로.
9. 제8항에 있어서,

   상기 로우 레벨 기준 전압이 공급되는 로우 레벨 기준 전압 단자에 애노드가 접속되고, 상기 제1 신호 라인에 캐소드가 접속된 보호 다이오드를 더 구비하는 구동 회로.
10. 복수의 X 전극과,

    상기 복수의 X 전극에 평행하게 배치되며 상기 복수의 X 전극과의 사이에 방전을 발생시키는 복수의 Y 전극과,

    상기 복수의 X 전극에 방전 전압을 인가하는 X 전극 구동 회로와,

    상기 복수의 Y 전극에 방전 전압을 인가하는 Y 전극 구동 회로를 구비하며,

    상기 X 전극 구동 회로 또는 상기 Y 전극 구동 회로 중 적어도 어느 하나는 상기 제1항 내지 제9항 중 어느 한 항의 구동 회로를 이용하는 플라즈마 디스플레이 장치.

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