KR100576859B1 - 칩 부품 단자 전극의 도금액 침투 검사 방법 - Google Patents

Abstract

본 발명은 칩 부품 등의 단자 전극 내부로의 도금액 침투를 검사하는 방법에 관한 것이다.

본 발명은, 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계와, 상기 단자 전극의 단면을 노출시키는 단계와, 상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계 및 상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계를 포함하는 칩 부품 단자 전극의 도금액 침투 검사 방법을 제공한다.

본 발명에 따르면, 짧은 시간 동안 저렴하면서도 정확하게 단자 전극 내의 도금액 침투 여부 및 침투 정도를 판별할 수 있는 장점이 있다.

칩 부품, 단자 전극, 도금층, 도금액 침투, 기공

Description

칩 부품 단자 전극의 도금액 침투 검사 방법{TEST METHOD FOR PERMEATION OF PLATING SOLUTION INTO TERMINAL ELECTRODE OF CHIP DEVICE}

도 1은 일반적인 칩 부품의 단면도이다.

도 2는 도금액 침투가 발생한 단자 전극의 확대 단면도이다.

도 3은 본 발명에 따른 칩 부품 단자 전극의 도금액 침투 검사 방법의 일실시형태의 플로우 차트이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 소체 2 : 단자 전극(Cu)

3 : 도금층(Ni) 22 : 기공에 채워진 글라스 성분

23 : 기공에 잠입된 도금층 성분

본 발명은 칩 부품 등의 단자 전극 내부로의 도금액 침투를 검사하는 방법에 관한 것으로, 보다 상세하게는 단자 전극으로 사용되는 구리의 내부에 존재하는 기 공으로 니켈 성분의 도금액의 침투 정도를 저비용으로 정확하게 검사할 수 있는 칩 부품 단자 전극의 도금액 침투 검사 방법에 관한 것이다.

일반적으로, 적층형 콘덴서와 같은 칩 부품은 도 1에 도시된 바와 같이, 패턴이 인쇄된 시트를 복수개 적층하여 소체(1)를 제조한 후, 소체(1) 표면에 외부 회로 등과의 전기적 연결을 위해 단자 전극(2)을 인쇄한다. 이어, 인쇄된 단자 전극(2)의 치밀화를 위해서 단자 전극 소부 공정을 진행한 후, 단자 전극의 납땜성을 부여하기 위해 니켈 도금층(3) 및 솔더(solder) 도금층(4)을 형성하여 칩 부품을 완성하게 된다.

종래에는 내부 전극의 재료로 팔라듐(Pd)을 사용하고, 단자 전극을 은(Ag) 또는 은-팔라듐을 사용하였으나, 최근에는 고가의 팔라듐 대신 니켈(Ni)을 내부전극의 재료로 사용하고 단자 전극의 재료로는 구리(Cu)에 소량의 글라스(glass) 플릿(frit)을 혼합하여 사용하고 있다. 이와 같은 구리를 재료로 하는 단자 전극에는 도 2에 도시된 바와 같이 다공성이 존재한다. 도 2는 도 1의 단자 전극과 도금층의 일부(A)를 확대한 것으로, 앞서 설명했던 것과 같이, 소체(1) 표면에 단자 전극(2)을 인쇄한 후 단자 전극(2)의 치밀화를 위해 단자 전극(2) 소부 공정을 진행한다고 하더라도 단자 전극의 주재료인 구리(21) 내부에 기공(22, 23)을 모두 제거하는 것은 불가능하다. 상기 기공의 일부는 구리와 함께 사용되는 글라스 플릿(22)이 연화되어 채워주기도 하지만, 단자 전극에는 여전히 기공이 존재하게 된다.

이와 같은 단자 전극(2)의 재료로 사용되는 구리(21)의 내부에 존재하는 기공은 그 자체로서 칩 부품의 특성을 열화시키지는 않으나, 단자 전극(2)의 소부 공정 이후 단자 전극(2)의 외부면에 니켈을 이용하여 도금층(3)을 형성할 때, 액상의 도금액이 상기 단자 전극 내부의 기공에 침투하게 된다. 상기 기공에 침투한 도금액(23)으로 인해, 도금 후 칩 부품의 전기적 특성 및 납땜 특성을 열화시키고 제품의 신뢰성을 저하시키게 되는 문제가 발생한다. 따라서, 칩 부품을 제조한 후 단자 전극에 도금액의 침투 여부 및 그 정도를 확인 검사하여 제조된 칩 부품의 특성을 파악할 필요성이 있다.

통상, 도금이 완료된 단자 전극에서 도금층의 재료로 사용된 니켈과 그 내부의 단자 전극의 재료인 구리를 정확하게 구별하는 것은 매우 어려우며, 특히 상기 구리(단자 전극) 내부로 침투한 니켈(도금액)의 침투 정도를 확인하는 것은 더욱 어려운 분석이다. 종래에는 단자 전극 내부로의 도금액 침투 정도를 확인하기 위해서 EDS(Energy Dispersive X-ray Spectroscopy)라는 장비를 사용하여 단자 전극이 형성된 부분을 스캔함으로써 단자 전극 내부의 도금액 침투 분포를 분석하였다. 상기 EDS는 매우 정밀하게 단자 전극 내부의 도금액 침투 분포를 분석할 수 있으나, EDS 1기당 1개의 시편만을 분석할 수 있으며, 1회 분석에 1 내지 2시간의 장시간이 소요되는 문제점이 있다. 특히, 상기 EDS는 매우 고가의 분석 장비로서 실제로 제조 현장마다 사용될 수 없는 문제점이 있다.

이와 같이 고가의 EDS 장비를 사용할 수 없는 경우, 칩 부품 제조 현장에서 간단하게 도금액 침투 여부를 측정하는 방법으로 소위 팝콘 테스트라고 불리는 간이적인 방법이 사용되기도 한다. 상기 팝콘 테스트는 도금이 완료된 칩 부품을 촛불 등으로 직접 가열하면서 내부의 도금액 성분이 터지는 현상을 관찰하는 방법으로, 고가의 장비를 사용하지 않고서도 도금액의 침투 여부를 간단하게 검사할 수 있다. 그러나, 관찰하는 방법이 도금층이 터지는 소리 및 발열 현상 등을 검사자의 청각 및 시각에 의존하는 원시적인 방법이기 때문에 그 정확도가 매우 떨어지며, 검사자마다 그 판단 기준이 일정하지 않은 문제점이 있다. 특히, 도금액의 침투 여부는 파악할 수 있으나, 정확하게 어느 정도의 침투가 발생하였는지를 정확하게 검사할 수 없는 문제점이 있다.

따라서, 당 기술분야에서는 고가의 장비를 사용하지 않고서도 단시간 내에 단자 전극 내부로의 도금액 침투를 검사할 수 있으면서, 동시에 도금액 침투 여부 및 침투 정도를 정확하게 파악할 수 있는 새로운 칩 부품 단자 전극의 도금액 침투 검사 방법이 요구되고 있는 실정이다.

본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 칩 부품의 단자 전극만을 선택적으로 에칭하여 제거함으로써 그 내부에 침투된 도금액 성분을 광학 현미경으로 간단하게 검사할 수 있는 칩 부품 단자 전극의 도금액 침투 검사 방법 을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 기술적 구성으로서 본 발명은,

단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계;

상기 단자 전극의 단면을 노출시키는 단계;

상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계; 및

상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계를 포함하는 칩 부품 단자 전극의 도금액 침투 검사 방법을 제공한다.

상기 단자 전극의 단면을 노출시키는 단계 이전에 칩 부품의 외부를 몰딩하는 단계와, 상기 선택적으로 에칭하여 제거하는 단계 이후에 에칭된 부분을 순수 세척하는 단계를 더 포함하는 것이 바람직하다.

본 발명의 바람직한 실시형태에서, 상기 도금층의 성분은 니켈(Ni)이고, 상기 단자 전극의 성분은 구리(Cu)이며, 상기 선택적으로 에칭하여 제거하는 단계는, 증류수와 암모니아 및 과산화수소를 혼합한 에칭액에 상기 단자 전극의 단면이 노출된 칩 부품을 잠입시켜 상기 단자 전극 성분을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 칩 부품 단자 전극의 도금액 침투 검사 방법의 일실시형태를 보다 상세하게 설명하기로 한다.

도 3은 본 발명에 따른 칩 부품 단자 전극의 도금액 침투 검사 방법의 일실시형태의 플로우 차트로서, 도 3을 참조하면, 본 발명의 일실시형태에 따른 칩 부품 단자 전극의 도금액 침투 검사 방법은, 먼저 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계(미도시)와, 상기 칩 부품의 외부를 몰딩하는 단계(S31)와, 단자 전극의 단면을 노출시키기 위해 상기 칩 부품을 절단하는 단계(S32)와, 상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계(S33)와, 상기 에칭된 부분을 순수세척하는 단계(S34) 및 상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계(S36)를 포함하여 구성된다.

먼저, 상기 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계(미도시)에서는 적층형 콘덴서와 같은 외부에 단자 전극과 상기 단자 전극의 외부면이 도금처리된 일반적인 칩 부품을 마련한다. 통상 상기 단자 전극을 구성하는 성분은 구리(Cu)이며, 상기 도금층을 구성하는 성분은 니켈(Ni)이다. 이하에서 설명되는 본 발명의 일실시형태는, 단자 전극의 재료로 구리를 사용하고 도금층의 재료로 니켈을 사용하는 적층형 콘덴서에 대한 것으로 한다.

칩 부품을 마련한 이후, 상기 칩 부품의 외부를 몰딩할 수 있다(S31). 칩 부품의 외부를 몰딩하는 것은, 이후 에칭액에 상기 칩 부품을 잠입시킬 때, 에칭을 통해 원하는 부분만을 제거하고, 나머지 부분은 제거되지 않도록 하기 위한 것이다. 상기 몰딩은 일반적인 에폭시(epoxy)계 몰딩액을 이용하여 이루어질 수 있다.

이어, 상기 칩 부품 단자 전극의 단면을 노출시킨다(S32). 단자 전극의 단면을 노출시키는 것은 단자 전극 내부로 잠입한 도금액 성분을 관찰하기 위한 것으로, 관찰하기 원하는 부분까지 단자 전극의 단면을 노출시킨다. 단자 전극의 단면을 노출시키는 방법으로는, SiC 연마지를 이용하여 관찰할 위치까지 칩 부품을 연마해내는 방법과, 레이저를 이용하여 칩 부품을 절단하는 방법이 사용될 수 있다.

이어, 상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거한다(S34). 에칭을 통해 단자 전극을 구성하는 성분(본 실시형태에서는 구리)을 제거하는 단계는 본 발명의 주된 특징으로, 에칭액의 성분 조절을 통해 구리 성분만을 선택적으로 제거하고, 단자 전극 내부에 침투된 도금층의 성분(본 실시형태에서는 니켈)은 제거하지 않음으로써, 단자 전극 내부의 기공에 침투된 도금액을 검사할 수 있다. 상기 에칭은 도금층을 제거하여 단자 전극이 노출된 칩 부품을 소정의 에칭액에 잠입시켜 이루어진다.

이와 같이 본 발명에 의하면, 에칭액에 칩 부품을 잠입시켜 단자 전극에 침 투된 도금액 성분을 검출할 수 있으므로, 비교적 간단하게 단자 전극 내부에 침투된 도금액 성분을 검사할 수 있게되며, 특히 에칭액에 복수개의 시료를 잠입시킬 수 있으므로 동시에 많은 개수의 시료를 검사할 수 있게된다.

또한, 상기 에칭하는 과정에서, 에칭액의 성분 및 에칭 시간에 따라 에칭 두께를 조절할 수 있다. 따라서, 에칭액의 성분 및 에칭 시간의 조절을 통해, 칩 부품 단자 전극의 위치에 따른 도금액의 침투 정도를 검사할 수 있다.

본 발명에 적용될 수 있는 에칭액의 성분 및 에칭 시간에 대해서는 하기에 설명되는 실시예를 통해 보다 상세하게 설명하기로 한다.

이어, 에칭된 칩 부품의 표면에 잔재하는 에칭액을 제거하기 위해 증류수 등을 사용하여 칩 부품의 에칭된 부분을 순수세척한다.

이어, 상기 칩 부품의 에칭된 부분을 광학 현미경 등을 사용하여 남아 있는 도금층 성분을 검사한다. 상기 에칭을 통해 단자 전극을 형성하는 구리 성분이 제거되므로, 칩 부품의 에칭된 부분에는 단자 전극 내부의 기공에 침투해 있던 도금액 성분(니켈)이 외부로 노출되어 남게된다. 이와 같이 단자 전극 내부에 침투해 있던 니켈 성분이 그대로 노출되기 때문에, 별도의 분석 장비를 사용하지 않고, 일반적인 광학 현미경 등을 통해 쉽게 니켈 성분을 관찰할 수 있게된다.

본 발명의 발명자는 상기 단자 전극 성분을 선택적으로 제거하는데 사용되는 바람직한 에칭액의 성분 및 에칭 시간을 조사하기 위해 반복적으로 실험을 하였다. 이하, 두가지 실시예를 통해 본 발명에 사용되는 에칭액의 성분 및 에칭 시간에 대해 설명하기로 한다.

[실시예 1]

본 실시예는 단자 전극 성분을 선택적으로 제거하는데 사용되는 애칭액의 성분을 조사하기 위한 실험이다. 본 발명에 사용되는 에칭액은 증류수, 암모니아, 과산화수소(H₂O₂)를 혼합하여 사용하였다. 산화제로 과산화수소 이외에 염산, 황산 등이 사용될 수도 있으나 염산 또는 황산은 급격한 산화를 일으켜 구리로 이루어진 단자 전극뿐만 아니라 그 내부에 침투된 도금액 성분인 니켈까지 제거할 수 있으므로, 본 발명에서는 과산화수소를 산화제로 사용하는 것이 바람직하다. 하기 표 1에 도시된 결과는 증류수와 암모니아의 양을 25g으로 동일하게 하고 과산화수소의 양을 0g 내지 20g으로 변동시키면서 애칭액의 성분을 변화시킬 때, 단자 전극 성분인 구리와 단자 전극에 침투된 도금액 성분인 니켈의 에칭 정도를 나타낸 것이다. 하기 표 1에서 증류수, 암모니아 및 과산화수소의 양은 중량%로 표시하였으며, 애칭액에 시료(단자 전극의 단면이 노출되도록 절단된 적층형 콘덴서)를 잠입시킨 시간은 30초이다.

순번	증류수의 양 (중량%)	암모니아의 양 (중량%)	과산화수소의 양 (중량%)	구리의 에칭두께 (㎛)	니켈의 에칭두께 (㎛)
1	50	50	0	0	0
2	48	48	4	0	0
3	46	46	8	0	0
4	45	45	10	3.1	0
5	43	43	14	7.8	0
6	42	42	16	13.2	0
7	40	40	20	15.3	0.1
8	39	39	22	19.2	0.2
9	38	38	24	23.1	0.5
10	37	37	26	28.6	0.8
11	36	36	28	35.4	1.3

상기 표 1에 나타난 바와 같이, 과산화수소의 성분이 10 중량% 미만일 경우에는 구리의 에칭이 거의 발생하지 않았으며, 과산화수소의 성분이 20 중량% 이상이 되는 경우 니켈의 에칭이 발생하였다. 본 실시예는 에칭액에 시료를 30초간 잠입시킨 경우이므로, 잠입 시간을 증가시키거나 감소시키는 경우, 그에 따라 과산화수소의 성분비를 감소 또는 증가시킬 수 있다. 따라서, 본 발명에 사용되는 에칭액은 증류수, 암모니아 및 과산화수소의 혼합액이며, 상기 과산화수소의 성분은 5 중량% 내지 35 중량%인 것이 바람직하며, 10 중량% 내지 20 중량%인 것이 가장 바람직하다.

[실시예 2]

본 실시예는 상기 실시예 1에 제시된 성분의 에칭액에 시료를 잠입시키는 시간을 변동시켜 구리 및 니켈의 에칭 두께를 조사하기 위한 실험이다. 하기 표 2는, 증류수 42 중량%, 암모니아 42 중량%, 과산화수소 16 중량%의 비율로 혼합된 에칭 액에 시료(단자 전극의 단면이 노출되도록 절단된 적층형 콘덴서)를 1초 내지 600초 동안 잠입시킬 때 구리 및 니켈의 에칭 두께를 기록한 것이다. 하기 표 2에서 에칭 경과 시간은 초로 표시하였으며, 구리와 니켈의 에칭 두께는 ㎛로 표시하였다.

순번	에칭 경과시간 (초)	구리의 에칭두께 (㎛)	니켈의 에칭두께 (㎛)
1	1	0.5	0
2	5	1.3	0
3	10	3.7	0
4	15	6.2	0
5	20	8.6	0
6	30	13.2	0
7	40	16.5	0.1
8	50	18.8	0.3
9	70	22.1	0.3
10	90	26.5	0.4
11	110	30.8	0.6
12	150	38.8	0.9
13	190	48.5	1.3
14	230	59.1	2.5
15	310	75.3	3.4
16	390	91.2	6.2
17	470	120.5	9.3
18	600	165.5	12.3

상기 표 2에 나타난 바와 같이 에칭 시간은 적어도 10초 이상 진행되어야 구리가 에칭된 것을 광학 현미경으로 관찰이 가능한 정도(약 3㎛ 이상)까지 에칭이 진행된다. 또한, 310초 동안 에칭이 진행된 경우, 니켈이 과도하게 에칭되어 실제 구리로 이루어진 단자 전극에 니켈이 침투되었어도 니켈의 침투현상이 관찰되지 않을 수 있으므로, 약 300초 이상 에칭이 진행되는 것은 바람직하지 않다. 따라서, 본 발명에서 단자전극 성분인 구리만을 선택적으로 에칭하기 위해서는 약 10초 내지 300초 동안 에칭을 진행하는 것이 바람직하다.

이와 같이, 본 발명에 따른 칩 부품 단자 전극의 도금액 침투 검사 방법은 수십초 내지 수백초의 시간이면 단자 전극 내부에 침투한 도금액 성분을 관찰할 수 있게되므로 짧은 시간에 칩 부품 단자 전극의 도금액 침투를 검사할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

상술한 바와 같이, 본 발명에 따르면, 종래 EDS와 같은 고가의 장비를 사용하지 않고서 단자 전극의 도금액 침투를 검사할 수 있으므로 검사에 따른 비용을 절감할 수 있는 효과가 있다. 또한 종래의 EDS과 같은 분석 장비는 수시간 동안 단지 1개의 시료만을 검사할 수 있었던 반면, 본 발명에 따르면 수십초 내지 수백초의 짧은 시간동안 복수개의 시료에 대한 검사를 동시에 수행할 수 있어 도금액 침투를 검사하는 시간을 절약할 수 있는 장점이 있다. 나아가 짧은 시간 동안 저비용으로 정확하게 도금액 침투 여부 및 침투 정도를 판별할 수 있는 장점이 있다.

Claims (5)

1. 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계;

   상기 단자 전극의 단면을 노출시키는 단계;

   상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계; 및

   상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계를 포함하는 칩 부품 단자 전극의 도금액 침투 검사 방법.
2. 제1항에 있어서,

   상기 단자 전극의 단면을 노출시키는 단계 이전에 칩 부품의 외부를 몰딩하는 단계를 더 포함하는 것을 특징으로 하는 칩 부품 단자 전극의 도금액 침투 검사 방법.
3. 제1항에 있어서,

   상기 선택적으로 에칭하여 제거하는 단계 이후에 에칭된 부분을 순수세척하는 단계를 더 포함하는 것을 특징으로 하는 칩 부품 단자 전극의 도금액 침투 검사 방법.
4. 제1항에 있어서,

   상기 도금층의 성분은 니켈(Ni)이고, 상기 단자 전극의 성분은 구리(Cu)인 것을 특징으로 하는 칩 부품 단자 전극의 도금액 침투 검사 방법.
5. 제1항에 있어서,

   상기 선택적으로 에칭하여 제거하는 단계는, 증류수와 암모니아 및 과산화수소를 혼합한 에칭액에 상기 단자 전극의 단면이 노출된 칩 부품을 잠입시켜 상기 단자 전극 성분을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계인 것을 특징으로 하는 칩 부품 단자 전극의 도금액 침투 검사 방법.

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