KR100571284B1 - Metal wiring formation method of semiconductor device - Google Patents

Metal wiring formation method of semiconductor device Download PDF

Info

Publication number
KR100571284B1
KR100571284B1 KR1019990048426A KR19990048426A KR100571284B1 KR 100571284 B1 KR100571284 B1 KR 100571284B1 KR 1019990048426 A KR1019990048426 A KR 1019990048426A KR 19990048426 A KR19990048426 A KR 19990048426A KR 100571284 B1 KR100571284 B1 KR 100571284B1
Authority
KR
South Korea
Prior art keywords
hole
thin film
metal wiring
forming
photoresist
Prior art date
Application number
KR1019990048426A
Other languages
Korean (ko)
Other versions
KR20010045219A (en
Inventor
정태성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990048426A priority Critical patent/KR100571284B1/en
Publication of KR20010045219A publication Critical patent/KR20010045219A/en
Application granted granted Critical
Publication of KR100571284B1 publication Critical patent/KR100571284B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 배선 형성시에 키 홀 부위에서의 식각에 의한 하부 열화를 방지하고 웜홀(worm hole) 현상을 억제하여 단차 피복 특성을 높일 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 산화막을 증착하고 선택적으로 패터닝하여 산화막 패턴층을 형성하여 홀을 형성하는 단계;전면에 도전성 박막을 형성하는 단계;상기 도전성 박막상에 포토레지스트를 도포하고 홀상에 남도록 패터닝하는 단계;상기 패터닝되어진 포토레지스트를 어닐 공정을 렌즈 형태로 만드는 단계;플라즈마 에칭 공정으로 상기 도전성 박막 및 렌즈 형태의 포토레지스트층을 에칭하여 홀내에 매립되는 플러그층을 형성하는 단계;전면에 또다른 도전성 박막을 증착하고 선택적으로 패터닝하여 상부 배선을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, which prevents lowering of the lower portion due to etching at a key hole and suppresses a worm hole when forming a metal wiring, thereby improving step coverage characteristics. Depositing and selectively patterning an oxide film on a substrate to form an oxide pattern layer to form a hole; forming a conductive thin film on the front surface; applying a photoresist on the conductive thin film and patterning it to remain on the hole; Annealing the patterned photoresist into a lens form; etching the conductive thin film and the photoresist layer in the form of a lens by a plasma etching process to form a plug layer embedded in a hole; depositing another conductive thin film on the front surface And optionally patterning to form the upper wiring.

금속 배선,웜홀,키홀Metal wiring, wormhole, keyhole

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metalline in semiconductor device}Method for forming metalline in semiconductor device

도 1a내지 도 1d는 종래 기술의 반도체 소자의 금속 배선 형성을 위한 공정 단면도1A to 1D are cross-sectional views of a process for forming metal wirings of a semiconductor device of the prior art.

도 2a와 도 2b는 종래 기술의 금속 배선 형성시의 텅스텐 증착 단면 및 사시 구성도2A and 2B show a tungsten vapor deposition cross section and a perspective configuration diagram in forming a metal wire of the prior art;

도 3a와 도 3b는 종래 기술의 금속 배선의 웜 홀 발생을 나타낸 단면도3A and 3B are cross-sectional views showing the generation of worm holes in the metal wiring of the prior art.

도 4a와 도 4b는 종래 기술의 금속 배선의 키 홀 발생을 나타낸 단면도4A and 4B are cross-sectional views showing key hole generation of the metal wiring of the prior art.

도 5a와 도 5f는 본 발명에 따른 반도체 소자의 금속 배선 형성을 위한 공정 단면도5A and 5F are cross-sectional views of a process for forming metal wirings of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

51. 반도체 기판 52. 산화막 패턴층51. Semiconductor substrate 52. Oxide pattern layer

53. 텅스텐 박막 54a. 포토레지스트53. Tungsten Thin Film 54a. Photoresist

54b. 포토레지스트 제 1 패턴층 54c. 포토레지스트 제 2 패턴층54b. Photoresist first pattern layer 54c. Photoresist second pattern layer

55. 상부 금속 박막55. Upper metal thin film

본 발명은 반도체 소자에 관한 것으로, 특히 금속 배선 형성시에 키 홀 부위에서의 식각에 의한 하부 열화를 방지하고 웜홀(worm hole) 현상을 억제하여 단차 피복 특성을 높일 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. In particular, the metal wiring of a semiconductor device can prevent the lowering of the lower portion due to etching at the key hole and to suppress the worm hole phenomenon in order to increase the step coverage characteristics. It relates to a forming method.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성에 관하여 설명하면 다음과 같다.Hereinafter, metal wiring formation of the semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1d는 종래 기술의 반도체 소자의 금속 배선 형성을 위한 공정 단면도이고, 도 2a와 도 2b는 종래 기술의 금속 배선 형성시의 텅스텐 증착 단면 및 사시 구성도이다.1A to 1D are cross-sectional views of a process for forming metal wirings of a semiconductor device of the prior art, and FIGS. 2A and 2B are tungsten vapor deposition cross-sections and perspective configuration diagrams when forming metal wires of the prior art.

도 1a내지 도 1d는 하부 디바이스의 제조 공정이 완료된후 텅스텐 CVD(Chemical Vapour Deposition)공정을 중심으로 제조 과정을 나타낸 것이다.1A to 1D illustrate a manufacturing process based on a tungsten chemical vapor deposition (CVD) process after the manufacturing process of the lower device is completed.

종래 기술의 반도체 소자의 금속 배선은 먼저, 도 1a에서와 같이, 하부 디바이스(도면에 도시되지 않음)가 형성된 반도체 기판(1)상에 산화막을 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 산화막 패턴층(2)을 형성하여 비아홀 또는 콘택홀(도면의 ⓐ부분)을 형성한다.In the metal wiring of the semiconductor device of the prior art, an oxide film layer is first formed by depositing an oxide film on a semiconductor substrate 1 on which a lower device (not shown) is formed and selectively patterning by a photolithography process, as shown in FIG. 1A. (2) is formed to form a via hole or a contact hole (a part of the figure).

상기 산화막 패턴층(2) 형성시에 산화막이 제거된 부분은 하부 디바이스의 도전성 영역이다.The portion where the oxide film is removed at the time of forming the oxide film pattern layer 2 is a conductive region of the lower device.

이어, 도 1b에서와 같이, 상기 산화막 패턴층(2)을 포함하는 전면에 CVD 공정으로 텅스텐 박막(3)을 형성한다.1B, a tungsten thin film 3 is formed on the entire surface including the oxide film pattern layer 2 by a CVD process.

그리고 도 1c에서와 같이, 상기 텅스텐 박막(3)을 플라즈마 에칭 공정으로 식각하여 상기 산화막 패턴층(2)의 측면에 텅스텐 측벽(4)을 형성한다.As shown in FIG. 1C, the tungsten thin film 3 is etched by a plasma etching process to form a tungsten sidewall 4 on the side surface of the oxide pattern layer 2.

이어, 도 1d에서와 같이, 상기 텅스텐 측벽(4)이 형성된 전면에 스퍼터링 공정으로 상부 금속 배선(5)을 형성한다.Subsequently, as shown in FIG. 1D, the upper metal wiring 5 is formed on the entire surface on which the tungsten sidewall 4 is formed by a sputtering process.

상기 상부 금속 배선(5)은 알루미늄을 사용하여 형성한다.The upper metal wiring 5 is formed using aluminum.

이와 같은 종래 기술의 금속 배선 형성 공정은 텅스텐(W)의 증착 특성에 의해 다음과 같은 공정상의 특성을 갖는다.Such a metal wiring formation process of the prior art has the following process characteristics by the deposition characteristic of tungsten (W).

도 2a에서와 같이, 텅스텐 박막은 단차피복성이 우수하나 하지 패턴면에 대해 수직한 방향으로 증착되는 특성을 갖고 있기 때문에 콘택홀의 중앙부에서는 양쪽 측벽에서 성장한 결정이 하부가 채워지기전에 보이드가 발생된다.As shown in FIG. 2A, the tungsten thin film has excellent step coverage but is deposited in a direction perpendicular to the underlying pattern surface, so that voids are generated in the center portion of the contact hole before the lower portion of the crystal grown on both sidewalls is filled. .

그리고 도 2b에서와 같이, 텅스텐 에치백 공정을 플라즈마를 이용하여 전면 에칭을 수행하기 때문에 산화막 패턴(2)사이가 넓은 지역은 모두 에칭되어 제거되며 산화막 패턴(2)의 측면에는 산화막 패턴(2)을 따라 측벽 형태로 텅스텐층이 잔류하게 된다.As shown in FIG. 2B, since the tungsten etchback process is etched using plasma, a wide area between the oxide layer patterns 2 is etched and removed, and the oxide layer pattern 2 is disposed on the side of the oxide layer pattern 2. As a result, the tungsten layer remains in the form of sidewalls.

그리고 콘택홀 부위에서는 보통 증착된 형상을 따라 에칭후의 형상이 결정되기 때문에 에칭후에는 콘택 부위의 단면 형상이 `V'자 형태를 갖는다.In the contact hole region, since the shape after etching is usually determined according to the deposited shape, the cross-sectional shape of the contact region has a 'V' shape after etching.

이는 콘택홀의 중앙부는 양 측벽으로부터 성장한 면이 닿아 있기 때문에 에칭 가스의 침투가 용이하여 플라즈마 에치시에 평평한 면보다 많이 에칭되기 때문이다.This is because the center portion of the contact hole is in contact with the surface grown from both sidewalls, so that the etching gas is easily penetrated, so that the surface is etched more than the flat surface during plasma etching.

이와 같은 종래 기술의 반도체 소자의 금속 배선 형성에 있어서는 다음과 같은 문제가 있다. There exists the following problem in formation of the metal wiring of such a prior art semiconductor element.

도 3a와 도 3b는 종래 기술의 금속 배선의 웜 홀 발생을 나타낸 단면도이고, 도 4a와 도 4b는 종래 기술의 금속 배선의 키 홀 발생을 나타낸 단면도이다.3A and 3B are cross-sectional views showing the generation of worm holes in the metal wiring of the prior art, and FIGS. 4A and 4B are cross-sectional views showing the key hole generation of the metal wiring in the prior art.

종래 기술의 반도체 소자의 금속 배선 형성에 있어서는 도 3a에서와 같이, 콘택 및 비아홀의 직경이 큰 경우 텅스텐 증착에 의해 홀이 충분하게 매립되지 않기 때문에 도 3b에서와 같이 콘택홀 중앙 부위는 텅스텐 에칭 가스인 WF6에 의해 반도체 기판의 정션 부위를 식각하여 웜 홀(worm hole) 불량을 유발시킨다.In forming the metal wiring of the semiconductor device of the prior art, as shown in FIG. 3A, when the diameter of the contact and the via hole is large, the hole is not sufficiently filled by tungsten deposition. The junction region of the semiconductor substrate is etched by WF 6 to cause worm hole defects.

이와 같이 웜 홀이 발생하는 경우 정션 부위에서 전류가 새어나가 전기적 특성을 저하시킨다.As such, when a worm hole occurs, current leaks from the junction, thereby degrading electrical characteristics.

또한, 도 4a에서와 같이, 텅스텐 증착에서 홀의 매립은 이루어졌으나 홀의 중앙부가 증착 특성의 취약하여 도 4b에서와 같이, 에칭 공정시에 에칭 가스와 반응하여 중앙부를 따라 홈을 형성하게 되는데 이를 키 홀이라한다.In addition, as shown in Figure 4a, the hole is buried in the tungsten deposition, but the central portion of the hole is weak in the deposition characteristics, as shown in Figure 4b, in the etching process during the etching process to form a groove along the center portion of the key hole This is called.

이와 같이 키홀이 형성된 부분에서는 단차가 낮기 때문에 상부 금속 배선을 증착할 경우 단차 피복성을 약화시키는 원인이 된다.Since the step is low in the portion where the keyhole is formed as described above, when the upper metal wiring is deposited, the step coverage is weakened.

본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선의 문제를 해결하기 위하여 안출한 것으로, 금속 배선 형성시에 키 홀 부위에서의 식각에 의한 하부 열화를 방지하고 웜홀(worm hole) 현상을 억제하여 단차 피복 특성을 높일 수 있도록한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem of the metal wiring of the prior art semiconductor device, to prevent the lowering of the lower portion by etching at the key hole when forming the metal wiring and to suppress the worm hole phenomenon SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of improving step coverage characteristics.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 산화막을 증착하고 선택적으로 패터닝하여 산화막 패턴층을 형성하여 홀을 형성하는 단계;전면에 도전성 박막을 형성하는 단계;상기 도전성 박막상에 포토레지스트를 도포하고 홀상에 남도록 패터닝하는 단계;상기 패터닝되어진 포토레지스트를 어닐 공정을 렌즈 형태로 만드는 단계;플라즈마 에칭 공정으로 상기 도전성 박막 및 렌즈 형태의 포토레지스트층을 에칭하여 홀내에 매립되는 플러그층을 형성하는 단계;전면에 또다른 도전성 박막을 증착하고 선택적으로 패터닝하여 상부 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Method for forming a metal wiring of the semiconductor device according to the present invention for achieving the above object comprises the steps of depositing an oxide film on the semiconductor substrate and selectively patterning to form an oxide pattern layer to form a hole; forming a conductive thin film on the front surface Applying a photoresist on the conductive thin film and patterning the photoresist to remain on a hole; forming an annealing process of the patterned photoresist into a lens; etching the conductive thin film and the photoresist layer in the form of a lens by a plasma etching process Forming a plug layer embedded in the hole; and depositing another conductive thin film on the front surface and selectively patterning the same to form an upper wiring.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 형성 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a metal wire forming process of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 5a와 도 5f는 본 발명에 따른 반도체 소자의 금속 배선 형성을 위한 공정 단면도이다.5A and 5F are cross-sectional views of a process for forming metal wirings of a semiconductor device according to the present invention.

먼저, 도 5a에서와 같이, 하부 디바이스(도면에 도시되지 않음)가 형성된 반도체 기판(51)상에 산화막을 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 산화막 패턴층(52)을 형성하여 비아홀 또는 콘택홀을 형성한다.First, as shown in FIG. 5A, an oxide film is deposited on a semiconductor substrate 51 on which a lower device (not shown) is formed and selectively patterned by a photolithography process to form an oxide pattern layer 52 to form a via hole or contact. Form a hole.

상기 산화막 패턴층(52) 형성시에 산화막이 제거된 부분은 하부 디바이스의 도전성 영역이다.The portion where the oxide film is removed at the time of forming the oxide film pattern layer 52 is a conductive region of the lower device.

이어, 상기 산화막 패턴층(52)을 포함하는 전면에 CVD 공정으로 도전성 박막 예를들면, 텅스텐 박막(53)을 형성한다.Subsequently, a conductive thin film, for example, a tungsten thin film 53 is formed on the entire surface including the oxide pattern layer 52 by a CVD process.

그리고 도 5b에서와 같이, 상기 텅스텐 박막(53)상에 포토레지스트(54a)를 도포한다.5B, photoresist 54a is coated on the tungsten thin film 53.

이어, 도 5c에서와 같이, 상기 포토레지스트(54a)를 선택적으로 패터닝하여 비아홀 또는 콘택홀 상에만 알정 너비로 남도록 패터닝하여 포토레지스트 제 1 패턴층(54b)을 형성한다.Subsequently, as shown in FIG. 5C, the photoresist 54a is selectively patterned to pattern the photoresist 54a to have a predetermined width only on the via hole or the contact hole to form the photoresist first pattern layer 54b.

여기서, 상기 포토레지스트 제 1 패턴층(54b)을 비아홀 또는 콘택홀의 너비보다 좁은 폭으로 형성한다. The photoresist first pattern layer 54b may be formed to have a width narrower than that of the via hole or contact hole.

이는 후속 열처리 공정에서 포토레지스트 제 1 패턴층(54b)이 유동하여 폭이 넓어지기 때문에 이에 의한 미스 얼라인 문제를 막기 위한 것이다.This is to prevent the misalignment problem caused by the photoresist first pattern layer 54b flows in the subsequent heat treatment process becomes wider.

이어, 도 5d에서와 같이, 상기 포토레지스트 제 1 패턴층(54b)을 소정 온도에서의 열처리 공정으로 렌즈 형태로 만들어 포토레지스트 제 2 패턴층(54c)을 만든다.Subsequently, as shown in FIG. 5D, the photoresist first pattern layer 54b is formed into a lens by heat treatment at a predetermined temperature to form a photoresist second pattern layer 54c.

그리고 도 5e에서와 같이, 플라즈마 에칭 가스를 이용하여 텅스텐 박막(53)을 식각한다.As shown in FIG. 5E, the tungsten thin film 53 is etched using the plasma etching gas.

여기서, 상기 포토레지스트 제 2 패턴층(54c)에 의해 콘택홀의 상부에는 에칭 가스가 차단되어 텅스텐 박막(53)의 식각이 일어나지 않는다.Here, the etching gas is blocked in the upper portion of the contact hole by the photoresist second pattern layer 54c, so that the etching of the tungsten thin film 53 does not occur.

그후 에칭 공정이 진행될수록 포토레지스트 제 2 패턴층(54c)의 손실이 일어나면서 콘택홀상의 텅스텐 박막(53)도 식각되어진다.Thereafter, as the etching process proceeds, loss of the photoresist second pattern layer 54c occurs, and the tungsten thin film 53 on the contact hole is also etched.

텅스텐 박막(53)과 포토레지스트 제 2 패턴층(54c)과의 식각 선택비는 1 : 1 로 할 수도 있으나, 본 발명의 실시예에서는 0.5 : 1로 조정하여 진행한다.Although the etching selectivity between the tungsten thin film 53 and the photoresist second pattern layer 54c may be 1: 1, in the exemplary embodiment of the present invention, the etching selectivity is adjusted to 0.5: 1.

이와 같은 공정으로 콘택홀내에는 중앙부가 볼록한 플러그층이 형성되고 다른 부분에서는 산화막 패턴층(52)의 측면에 텅스텐 측벽(53a)이 형성된다.In this process, a convex plug layer is formed in the contact hole, and a tungsten sidewall 53a is formed on the side surface of the oxide film pattern layer 52 in the other portion.

그리고 도 5f에서와 같이, 주배선을 형성하기 위한 상부 금속 박막(55)을 스퍼터링 공정으로 형성한다.5F, the upper metal thin film 55 for forming the main wiring is formed by a sputtering process.

상기 상부 금속 박막(55)으로는 주로 알루미늄을 사용한다.Aluminum is mainly used as the upper metal thin film 55.

이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.Such a metal wiring formation method of a semiconductor device according to the present invention has the following effects.

첫째, 홀 상부에 형성한 포토레지스트 패턴층에 의해 홀 내부의 텅스텐막의 식각 프로파일을 조절하기 때문에 키홀의 발생이 없고 상부 금속막의 단차피복성을 높이는 효과가 있다.First, since the etching profile of the tungsten film inside the hole is controlled by the photoresist pattern layer formed on the hole, there is no key hole and the step coverage of the upper metal film is improved.

이는 단차피복성의 영향을 많이 받는 비아홀상에 다시 비아홀이 형성되는 다층 구조에서는 소자의 신뢰성 측면에서 매우 유리한 효과를 갖는다.This has a very advantageous effect in terms of reliability of the device in the multilayer structure in which via holes are formed again on the via holes affected by step coverage.

둘째,과다하게 커진 키홀에 의해 콘택홀내에서 정션 부위가 에칭 가스에 의해 침해되는 불량을 막아 소자의 전기적 특성을 향상시킨다.Second, an excessively large keyhole prevents a defect in which the junction portion is invaded by the etching gas in the contact hole, thereby improving the electrical characteristics of the device.

Claims (5)

반도체 기판상에 산화막을 증착하고 선택적으로 패터닝하여 산화막 패턴층을 형성하여 홀을 형성하는 단계;Depositing and selectively patterning an oxide film on the semiconductor substrate to form an oxide pattern layer to form a hole; 전면에 텅스텐 박막을 형성하는 단계;Forming a tungsten thin film on the front surface; 상기 텅스텐 박막상에 포토레지스트를 도포하고 상기 홀상에 남도록 패터닝하는 단계;Applying a photoresist on said tungsten thin film and patterning it to remain on said hole; 어닐 공정을 실시하여 상기 패터닝되어진 포토레지스트를 렌즈 형태로 만드는 단계;Performing an annealing process to form the patterned photoresist into a lens; 플라즈마 에칭 공정으로 상기 텅스텐 박막 및 렌즈 형태의 포토레지스트층을 에칭하여 상기 홀내에 매립되는 플러그층을 형성하는 단계;Etching the tungsten thin film and the lens-type photoresist layer by a plasma etching process to form a plug layer embedded in the hole; 전면에 알루미늄 박막을 증착하고 선택적으로 패터닝하여 상부 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 박막 형성 방법.And depositing and selectively patterning an aluminum thin film on the entire surface to form an upper wiring. 삭제delete 제 1 항에 있어서, 텅스텐 박막과 렌즈 형태의 포토레지스트층의 식각 선택비를 0.5 : 1로 하여 에칭 공정을 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the etching process is performed at an etching selectivity of the tungsten thin film and the photoresist layer having a lens shape of 0.5: 1. 제 1 항에 있어서, 포토레지스트층의 패터닝시에 그 너비를 하측 홀의 너비보다 작게하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.2. The method for forming a metal wiring of a semiconductor device according to claim 1, wherein the width of the photoresist layer is smaller than the width of the lower hole during patterning. 제 1 항에 있어서, 플러그 형성시에 홀을 제외한 부분의 산화막 패턴층의 측면에는 텅스텐 박막이 측벽 형태로 남는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.2. The method for forming a metal wiring of a semiconductor device according to claim 1, wherein a tungsten thin film remains in the form of sidewalls on the side surface of the oxide film pattern layer except for the hole when the plug is formed.
KR1019990048426A 1999-11-03 1999-11-03 Metal wiring formation method of semiconductor device KR100571284B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990048426A KR100571284B1 (en) 1999-11-03 1999-11-03 Metal wiring formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990048426A KR100571284B1 (en) 1999-11-03 1999-11-03 Metal wiring formation method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20010045219A KR20010045219A (en) 2001-06-05
KR100571284B1 true KR100571284B1 (en) 2006-04-13

Family

ID=19618375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990048426A KR100571284B1 (en) 1999-11-03 1999-11-03 Metal wiring formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100571284B1 (en)

Also Published As

Publication number Publication date
KR20010045219A (en) 2001-06-05

Similar Documents

Publication Publication Date Title
US6232647B1 (en) Air gap with borderless contact
US5834369A (en) Method of preventing diffusion between interconnect and plug
US5888902A (en) Method for forming multilayered interconnection of semiconductor device
JP2959758B2 (en) Method of forming conductive plug in contact hole
US6372649B1 (en) Method for forming multi-level metal interconnection
KR100342639B1 (en) Method of fabricating a semiconductor structure
JPH098039A (en) Formation of buried wiring and buried wiring
US6444572B2 (en) Semiconductor processing methods of forming a contact opening
KR100571284B1 (en) Metal wiring formation method of semiconductor device
KR20000073501A (en) a manufacturing method of contact holes of semiconductor devices
KR100568794B1 (en) Method of forming a metal wiring in a semiconductor device
KR100191710B1 (en) Metal wiring method of semiconductor device
KR0154190B1 (en) Formation method of tungsten plug in semiconductor device
JPH0582521A (en) Conductive constitution for integrated circuit
KR19990060819A (en) Metal wiring formation method of semiconductor device
KR100447977B1 (en) Method for forming metal line of semiconductor device by using dual damascene process
KR100246807B1 (en) Method for manufacturing semiconductor device
KR100349346B1 (en) Method of defining a wire pattern in a semiconductor device
KR100780616B1 (en) Method for fabricating semiconductor device
KR100363844B1 (en) Method of forming a metal wiring in a semiconductor device
JPH07161720A (en) Semiconductor device and its manufacture
KR100265828B1 (en) A method for fabricating semiconductor device
KR960011250B1 (en) Semiconductor contact device manufacturing method
KR100377164B1 (en) A method of forming tungsten plug in semiconduntor device
JPH11265934A (en) Forming method of connecting part

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee