KR100568535B1 - Pulse generator - Google Patents

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KR100568535B1
KR100568535B1 KR1019990033334A KR19990033334A KR100568535B1 KR 100568535 B1 KR100568535 B1 KR 100568535B1 KR 1019990033334 A KR1019990033334 A KR 1019990033334A KR 19990033334 A KR19990033334 A KR 19990033334A KR 100568535 B1 KR100568535 B1 KR 100568535B1
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Abstract

본 발명은 펄스 발생기에 관한 것으로서, 캐패시터의 방전 지연을 이용하는 펄스 발생기의 경우 캐패시터와, 입력신호의 넌 액티브(non-active) 구간에서 캐패시터를 충전시키는 충전수단과, 입력신호의 액티브(active) 구간의 선단에 응답하여 상기 충전된 캐패시터를 방전시키는 지연 방전 수단과, 상기 캐패시터의 단자전압이 로직 문턱 전압 이하로 낮아지는 것을 검출하는 검출수단과, 상기 검출 수단의 출력에 응답하여 상기 캐패시터를 급속 방전시키는 급속 방전 수단과, 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력 신호의 액티브 선단을 검출하는 펄스 신호를 출력하는 출력 수단으로 구성되고, 캐패시터의 충전 지연을 이용하는 경우 캐패시터와, 입력신호의 넌액티브(non-active) 구간에서 캐패시터를 방전시키는 방전수단과, 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 방전된 캐패시터를 충전시키는 지연 충전수단과, 상기 캐패시터의 단자전압이 로직 문턱 전압 이상으로 높아지는 것을 검출하는 검출수단과, 상기 검출수단의 출력에 응답하여 상기 캐패시터를 급속 충전시키는 급속충전수단과, 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력신호의 액티브 선단을 검출하는 펄스신호를 출력하는 출력수단으로 구성되어, 전원 잡음에 의한 바운스 현상에 의해 발생되는 쇼트 노이즈(short noise)를 효과적으로 해결하도록 하는 것을 특징으로 한다.The present invention relates to a pulse generator, in the case of a pulse generator using the discharge delay of the capacitor, a capacitor, charging means for charging the capacitor in a non-active section of the input signal, and an active section of the input signal Delay discharge means for discharging the charged capacitor in response to a tip of the detector; detecting means for detecting that the terminal voltage of the capacitor falls below a logic threshold voltage; and rapid discharge of the capacitor in response to the output of the detection means. And output means for outputting a pulse signal for detecting the active tip of the input signal by combining the output of the detection means and the input signal, and the capacitor and the input signal when the charge delay of the capacitor is used. Discharge means for discharging a capacitor in a non-active section, and the input signal Delay charging means for charging the discharged capacitor in response to a leading end of an active period of a call; detecting means for detecting that a terminal voltage of the capacitor rises above a logic threshold voltage; A fast charging means for fast charging, and an output means for outputting a pulse signal for detecting an active tip of the input signal by combining the output of the detection means and the input signal, and a short generated by a bounce phenomenon caused by power supply noise. It is characterized in that to effectively solve the noise (short noise).

Description

펄스 발생기{Pulse generator}Pulse generator

도 1은 종래의 펄스 발생기에 대한 회로도,1 is a circuit diagram of a conventional pulse generator,

도 2는 종래의 펄스 발생기에 의한 신호 파형도,2 is a signal waveform diagram of a conventional pulse generator,

도 3은 그라운드 바운스가 발생한 경우 종래의 펄스 발생기에 의한 신호 파형도,3 is a signal waveform diagram of a conventional pulse generator when a ground bounce occurs;

도 4는 본 발명의 일 실시예에 따라 NMOS가 부가된 펄스 발생기에 대한 회로도,4 is a circuit diagram of a pulse generator to which an NMOS is added according to an embodiment of the present invention;

도 5는 도 4의 펄스 발생기에 의한 신호 파형도,5 is a signal waveform diagram of the pulse generator of FIG.

도 6은 본 발명의 다른 실시예에 따라 PMOS가 부가된 펄스 발생기에 대한 회로도,6 is a circuit diagram of a pulse generator added with a PMOS according to another embodiment of the present invention;

도 7은 도 6의 펄스 발생기에 의한 신호 파형도.7 is a signal waveform diagram of the pulse generator of FIG.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

110 : 지연 방전부 120 : 충전부110: delayed discharge unit 120: charging unit

130 : 제1 캐패시터 140 : 제1 전압 검출부130: first capacitor 140: first voltage detector

150 : 제1 출력부 160 : 급속 방전부150: first output unit 160: rapid discharge unit

210 : 지연 충전부 220 : 방전부210: delay charging unit 220: discharge unit

230 : 제2 캐패시터 240 : 제2 전압 검출부230: second capacitor 240: second voltage detector

250 : 제2 출력부 260 : 급속 충전부250: second output unit 260: rapid charging unit

본 발명은 펄스 발생기에 관한 것으로서, 특히, 종래의 펄스 발생기에 MOS 회로를 부가하여 그 MOS 회로에 의해 캐패시터의 충전 또는 방전 현상에 의한 지연 시간을 단축시킴으로써, 전원 잡음에 의한 영향을 줄일 수 있도록 한 것을 특징으로 하는 펄스 발생기에 관한 것이다.The present invention relates to a pulse generator, and in particular, by adding a MOS circuit to a conventional pulse generator by reducing the delay time caused by the charging or discharging of the capacitor by the MOS circuit, it is possible to reduce the influence of power supply noise It relates to a pulse generator, characterized in that.

일반적으로 펄스 발생기는 다수개의 인버터, 저항, 캐패시터 및 NAND 게이트로 구성되고, 그 저항-캐패시터 경로상에서의 방전 또는 충전 현상에 의한 지연을 활용하여 펄스 신호를 발생시키는 특성이 있다.In general, a pulse generator is composed of a plurality of inverters, resistors, capacitors, and NAND gates, and has a characteristic of generating a pulse signal by utilizing a delay caused by a discharge or charging phenomenon on the resistor-capacitor path.

이러한 일반적인 펄스 발생기가 도 1에 나타나 있다.This general pulse generator is shown in FIG.

도 1은 종래의 펄스 발생기에 대한 회로도로서, 도 1을 참조하여 종래의 일반적인 펄스 발생기의 구성을 설명하면 다음과 같다.FIG. 1 is a circuit diagram of a conventional pulse generator. Referring to FIG. 1, a configuration of a conventional pulse generator will be described below.

먼저, 종래의 펄스 발생기는 캐패시터(30)와, PMOS로 구성되어 입력 신호의 넌 액티브(non-active) 구간에서 상기 캐패시터를 충전시키는 충전부(20)와, 상기 입력 신호의 액티브(active) 구간의 선단에 응답하여 RC 지연 회로에 의해 상기 충전된 캐패시터(30)를 소정 시정수로 방전시키는 지연 방전 수단(10)과, 상기 캐패시터(30)의 단자 전압이 로직 문턱 전압(VLT)이하로 낮아지는 것을 검출하기 위한 전압 검출부(40)와, 상기 전압 검출부(40)의 출력과 입력 신호를 조합하여 입력신호의 액티브(active) 선단을 검출하는 펄스 신호를 출력하는 출력부(50)로 구성된 것을 특징으로 한다.First, the conventional pulse generator is composed of a capacitor 30, a PMOS to charge the capacitor in the non-active period of the input signal (20), and the active period of the input signal Delay discharge means 10 for discharging the charged capacitor 30 by a predetermined time constant by the RC delay circuit in response to the tip, and the terminal voltage of the capacitor 30 is lower than the logic threshold voltage (V LT ) And a voltage detector 40 for detecting the loss and an output unit 50 for outputting a pulse signal for detecting the active tip of the input signal by combining the output of the voltage detector 40 and the input signal. It features.

이 때, 상기 지연 방전부(10)는 하나의 인버터와, 그 출력단에 연결된 저항으로 구성되며, 상기 충전부(20)는 PMOS로 구성되고, 전압 검출부(40)는 복수개의 인버터로 구성되며, 상기 출력부(50)는 NAND 게이트로 구성된다.In this case, the delayed discharge unit 10 is composed of one inverter and a resistor connected to the output terminal thereof, the charging unit 20 is composed of PMOS, and the voltage detector 40 is composed of a plurality of inverters. The output unit 50 is composed of a NAND gate.

한편, 도 2는 종래의 펄스 발생기에 의한 신호 파형도로서, 상기 도 1과 같은 구성을 갖는 펄스 발생기에 의한 각 노드에서의 신호 파형을 나타내었는데, 도 2를 참조하여 도 1에 나타난 펄스 발생기에 의해 펄스가 발생되는 동작을 설명하면 다음과 같다.On the other hand, Figure 2 is a signal waveform diagram of a conventional pulse generator, showing a signal waveform at each node by a pulse generator having the configuration as shown in FIG. 1, with reference to FIG. Referring to the operation of generating a pulse as follows.

먼저, 입력노드(A)에 넌 액티브(non-active)신호인 '로우(L)' 신호를 입력하면 상기 충전부(20)의 PMOS 및 지연 방전부(10) 인버터의 풀업(pull-up)단이 구동되어 상기 캐패시터(30)가 단기간에 걸쳐 충전되며, 이에 따라 'B'노드의 값이 '하이(H)'로 변환된다.First, when a non-active signal 'L' signal is input to the input node A, a pull-up stage of the inverter of the PMOS and delay discharge unit 10 of the charging unit 20 is input. Is driven to charge the capacitor 30 over a short period of time, thereby converting the value of the 'B' node to 'high (H)'.

이러한 'B'노드의 '하이(H)' 신호는 상기 전압 검출부(40)의 첫 번째 인버터를 거치면서 '로우(L)' 신호로 반전되어 'C'노드로 전달되고, 상기 전압 검출부(40)의 두 번째 인버터를 거치면서 다시 '하이(H)' 신호로 변환하여 'D'노드로 전달된다.The 'H' signal of the 'B' node is inverted to a 'L' signal while passing through the first inverter of the voltage detector 40 and transferred to the 'C' node. The voltage detector 40 After passing through the second inverter of), it is converted into 'high' signal and transferred to 'D' node.

그러면, 상기 'D' 노드의 '하이(H)' 신호는 상기 입력단에서 직접 전달된 '로우(L)' 신호와 같이 출력부(50)로 입력된 후, 그 출력부(50)의 NAND 게이트에서 연산되어 '하이(H)'값이 'E' 노드로 출력된다.Then, the 'high' signal of the 'D' node is inputted to the output unit 50 as the 'low' signal directly transmitted from the input terminal, and then the NAND gate of the output unit 50. 'H' value is output to 'E' node.

한편, 펄스 발생을 위해 상기 입력 노드('A')에 액티브(active) 신호인 '하이(H)' 신호를 입력하면, 그 입력신호는 먼저, 상기 출력부(50)로 전달되어, 이전에 전달되어 있던 'D'노드의 '하이(H)'신호와 함께 'E'노드의 값을 '로우(L)'로 떨어뜨린다. 즉, 입력 신호의 액티브(active) 구간의 선단에 응답하여 펄스를 발생시킨다.On the other hand, when the 'H' signal, which is an active signal, is input to the input node 'A' to generate a pulse, the input signal is first transmitted to the output unit 50, and previously, Along with the transmitted 'H' signal of the 'D' node, the value of the 'E' node is dropped to 'L'. That is, a pulse is generated in response to the tip of the active section of the input signal.

또한, 상기 입력 노드('A')의 '하이(H)' 신호는 다른 경로에 의해 상기 충전부(20)의 PMOS를 정지시키며, 상기 지연 방전부(10) 인버터의 NMOS를 구동시켜 상기 캐패시터(30)의 방전 경로를 형성한다.In addition, the 'H' signal of the input node 'A' stops the PMOS of the charging unit 20 by another path, and drives the NMOS of the delay discharge unit 10 inverter to drive the capacitor ( And a discharge path of 30).

그러면, 상기 'B'노드는 캐패시터(30)의 방전에 의해 점차로 '하이(H)' 신호에서 '로우(L)'신호로 변환한다. Then, the 'B' node gradually converts from the 'high (H)' signal to the 'low (L) signal by the discharge of the capacitor 30.

이 때, 상기 'B'노드에서 신호의 전이가 급격하게 이루어지지 않고 도 2에 나타난 바와 같이 서서히 감소하는 이유는 상기 캐패시터(30)에 충전되어 있던 전하가 상기 방전 경로를 통해 방전되는 과정에서 저항을 경유하므로 저항-캐패시턴스 지연(RC delay)에 의한 시간이 요구되기 때문이다.At this time, the signal transition in the 'B' node is not abruptly reduced as shown in FIG. 2 is because the charge that was charged in the capacitor 30 is discharged in the process of discharging through the discharge path This is because the time required by the resistance-capacitance delay (RC delay) is required.

도 2의 신호 파형을 참조하면, 이와 같이 상기 'B'노드의 전압이 서서히 감소하므로, 'B' 노드의 전압이 상기 전압 검출부(40)를 구성하는 첫 번째 인버터의 논리 문턱(VLT:Logic Threshold) 전압에 도달하기 전에는 상기 'B' 노드의 값을 계속 '하이(H)'로 인식한다. 따라서, 상기 'B' 노드의 전압이 논리 문턱 전압 이하가 될 때까지 'C' 노드, 'D' 노드의 신호는 변화가 없다가, 그 값이 논리 문턱(VLT) 전압 이하로 감소하면 비로소 'B' 노드의 값을 '로우(L)'로 인식한다.Referring to the signal waveform of FIG. 2, since the voltage of the 'B' node is gradually decreased in this manner, the voltage of the 'B' node is the logic threshold of the first inverter constituting the voltage detector 40 (V LT : Logic). Before reaching the threshold voltage, the value of the node 'B' is continuously recognized as 'high'. Accordingly, the signals of the 'C' node and the 'D' node remain unchanged until the voltage of the 'B' node is less than or equal to the logical threshold voltage, but only when the value decreases below the logic threshold (V LT ) voltage. Recognize the value of node 'B' as 'Low'.

그러면, 상기 '로우(L)'값은 전압 검출부(40)를 구성하는 두 개의 인버터를 거치면서, 정형되어 다시 '로우(L)'값을 'D'노드로 출력하며, 상기 'D' 노드의 값은 입력노드('A')의 '하이(H)'와 함께 상기 출력부(50)의 NAND 게이트와 연산하여 출력값('E'노드)을 '하이(H)'로 변환한다.Then, the 'low' value is shaped while passing through two inverters constituting the voltage detector 40, and outputs the 'low' value as a 'D' node again. The value of is calculated with the NAND gate of the output unit 50 together with the 'H' of the input node 'A' to convert the 'E' node to 'H'.

상기와 같이 RC 지연에 의해 입력노드(A)의 전이('L' →'H')가 'D' 노드로 전달되어, 그 'D'노드의 '로우(L)'값이 '하이(H)'로 전이되기 위해서는 일정 시간이 필요한데, 이 지연시간 동안 D 노드의 '하이(H)'신호와 입력노드(A)의 '하이(H)'가 NAND게이트(40)에 전달되어 출력 노드(E)에 '로우(L)' 신호를 발생되며, 그 지연 시간 이후에는 'D'노드의 값이 '하이(H)'로 변환되어 출력 노드(E)에서 '하이(H)'신호가 발생된다. 즉, 상기 RC 지연 시간동안 펄스가 발생되는 것이다.As described above, the transition ('L' → 'H') of the input node A is transferred to the 'D' node by RC delay, and the 'low' value of the 'D' node is 'high (H)'. It takes a certain time to transition to). During this delay, the 'H' signal of the D node and the 'H' of the input node A are transmitted to the NAND gate 40 and the output node ( A low signal is generated at E), and after the delay time, the value of the 'D' node is converted to 'high' and a 'high' signal is generated at the output node E. do. That is, a pulse is generated during the RC delay time.

이러한 종래의 펄스 발생기는 전원 잡음에 의해 전원선(VDD)의 전압이 낮아지는 전원 바운스(Bounce) 현상 또는 그라운드 전압이 일정시간동안 증가하는 그라운드 바운스(Ground Bounce) 현상이 발생할 경우 그 바운스 현상에 의해 오동작할 가능성이 있다.Such a conventional pulse generator has a power bounce phenomenon in which the voltage of the power supply line V DD is lowered due to power supply noise, or a ground bounce phenomenon in which the ground voltage increases for a predetermined time. There is a possibility of malfunction.

도 3은 종래의 펄스 발생기 내부에 전원 잡음에 의한 그라운드 바운스(Ground Bounce)가 발생한 경우 종래의 펄스 발생기에 의한 신호 파형도를 나타낸 것으로서, 이는 그라운드 바운스 현상에 의해 그라운드 노드의 전압이 일정시간(τGB) 동안 일정 전압(VGB) 만큼 상승하게 될 경우에 각 노드별 신호 파형을 나타낸다. 3 illustrates a signal waveform diagram of a conventional pulse generator when ground bounce occurs due to power supply noise in a conventional pulse generator, and the voltage of the ground node may be constant for a predetermined time (τ) due to ground bounce. GB) a constant voltage (V GB) represents each node-specific signal waveforms in the case that will increase by over.

도 3을 참조하면, 상기 'B' 노드의 전압이 감소하는 과정에서 그라운드 바운스 현상에 의해 그라운드 노드의 전압이 증가될 경우 'B' 노드의 전압이 논리문턱 이하로 충분히 감소된 이후에라도 그 증가된 전압의 영향으로 상기 그라운드 바운스 현상이 발생하는 시간(τGB)동안 'B' 노드의 전압이 상승하게 된다. ('B' 노드에 대한 파형도 참조.)Referring to FIG. 3, when the voltage of the ground node is increased by the ground bounce in the process of decreasing the voltage of the 'B' node, the voltage of the 'B' node may be increased even after the voltage of the 'B' node is sufficiently reduced below the logical threshold. Due to the voltage, the voltage of the node 'B' increases during the time (τ GB ) at which the ground bounce occurs. (See also the waveform for the 'B' node.)

이것은 캐패시터(30)의 전하량이 상기 캐패시터(30) 자체의 캐패시턴스와 상기 캐패시터(30) 양단의 전압을 곱한 값이므로, 상기 캐패시터(30)의 전하량이 급격하게 바뀔 수 없는 전기적인 현상 때문이다.This is because the amount of charge of the capacitor 30 is multiplied by the capacitance of the capacitor 30 itself and the voltage across the capacitor 30, and thus is due to an electrical phenomenon in which the amount of charge of the capacitor 30 cannot be changed rapidly.

이와 같이 상기 그라운드 바운스(Ground bounce) 현상에 의해 'B' 노드의 전압이 일정시간(τGB)동안 논리 문턱 전압(VLT)이상으로 증가하면, 그 구간동안 상기 전압 검출부(40)의 첫 번째 인버터에 '하이(H)'신호가 입력될 수 있고, 그로 인해 'C' 노드에는 일시적인 '로우(L)'신호가 나타나게 된다. 이 값은 'D' 노드 및 'E' 노드에도 영향을 미치게 되므로, 도 3의 'E'노드에 대한 파형과 같이 출력 노드(E)에 정상 펄스 외에 상기 그라운드 바운스 즉, 쇼트 노이즈(short noise)에 의해 발생된 비정상 펄스(A.P:Abnormal Pulse)가 발생한다.As such, when the voltage of the node 'B' increases above the logical threshold voltage V LT for a predetermined time (τ GB ) by the ground bounce phenomenon, the first portion of the voltage detector 40 during the period. A 'high' signal can be input to the inverter, which causes a temporary 'low' signal to appear at the 'C' node. Since this value also affects the 'D' node and the 'E' node, the ground bounce, that is, the short noise, in addition to the normal pulse at the output node E as shown in the waveform for the 'E' node of FIG. 3. Abnormal pulses generated by P are generated.

따라서, 실제 회로상에서 이러한 쇼트 노이즈(Short noise)에 의한 비정상 펄스는 상기 펄스 발생기에서 발생된 펄스에 의해 동작되는 다른 소자들의동작에 영향을 준다. 즉, 그 소자들의 동작이 불안정해질 수 있다.Therefore, on an actual circuit, abnormal pulses caused by such short noise affect the operation of other elements operated by pulses generated by the pulse generator. That is, the operation of the elements may become unstable.

따라서, 본 발명에서는 이러한 종래의 문제점을 해결하기 위해, 종래의 펄스 발생기에 MOS 회로를 부가하여 그 MOS 회로에 의해 캐패시터의 충전 또는 방전 현상에 의한 지연 시간을 단축시킴으로써, 전원 잡음에 의한 영향을 줄일 수 있도록 한 것을 특징으로 하는 펄스 발생기를 제공하는 것을 목적으로 한다.Accordingly, in the present invention, in order to solve such a conventional problem, by adding a MOS circuit to a conventional pulse generator by reducing the delay time caused by the charging or discharging of the capacitor by the MOS circuit, the effect of power supply noise is reduced. It is an object of the present invention to provide a pulse generator characterized in that it is possible to.

상기 목적을 달성하기 위해 본 발명에서 제공하는 펄스 발생기는 캐패시터의 방전 지연을 이용하는 경우와 충전 지연을 이용하는 경우 그 구성이 각각 달라지는데, 먼저, 캐패시터의 방전 지연을 이용하는 펄스 발생기는 캐패시터와, 입력신호의 넌액티브(non-active) 구간에서 상기 캐패시터를 충전시키는 충전수단과, 상기 입력신호의 액티브(active) 구간의 선단에 응답하여 상기 충전된 캐패시터를 소정 시정수로 방전시키는 지연 방전 수단과, 상기 캐패시터의 단자전압이 로직 문턱 전압 이하로 낮아지는 것을 검출하는 검출수단과, 상기 검출 수단의 출력에 응답하여 그라운드 노이즈의 영향을 줄이기 위하여 상기 캐패시터를 급속 방전시키는 급속 방전 수단과, 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력 신호의 액티브 선단을 검출하는 펄스 신호를 출력하는 출력 수단으로 구성되고, 캐패시터의 충전 지연을 이용하는 경우 캐패시터와, 입력신호의 넌액티브(non-active) 구간에서 상기 캐패시터를 방전시키는 방전수단과, 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 방전된 캐패시터를 소정 시정수로 충전시키는 지연 충전수단과, 상 기 캐패시터의 단자전압이 로직 문턱 전압 이상으로 높아지는 것을 검출하는 검출수단과, 상기 검출수단의 출력에 응답하여 전원전압 노이즈의 영향을 줄이기 위하여 상기 캐패시터를 급속 충전시키는 급속충전수단과, 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력신호의 액티브 선단을 검출하는 펄스신호를 출력하는 출력수단으로 구성된 것을 특징으로 한다.In order to achieve the above object, the pulse generator provided in the present invention may have a different configuration when using a discharge delay of a capacitor and a charge delay, respectively. First, a pulse generator using a discharge delay of a capacitor may include a capacitor and an input signal. Charging means for charging the capacitor in a non-active section, delayed discharge means for discharging the charged capacitor at a predetermined time constant in response to a leading end of an active section of the input signal, and the capacitor Detection means for detecting that the terminal voltage of the voltage drops below a logic threshold voltage, rapid discharge means for rapidly discharging the capacitor in response to the output of the detection means, and an output of the detection means; Combining the input signals to detect an active tip of the input signal; An output means for outputting a pulse signal, the capacitor in case of using the charge delay of the capacitor, discharge means for discharging the capacitor in a non-active section of the input signal, and a leading end of the active section of the input signal. Delay charging means for charging the discharged capacitor to a predetermined time constant in response to the detection means; detecting means for detecting that the terminal voltage of the capacitor rises above a logic threshold voltage; and power voltage noise in response to the output of the detection means. In order to reduce the effect of the fast charging means for charging the capacitor, characterized in that the output means for outputting a pulse signal for detecting the active tip of the input signal by combining the output of the detection means and the input signal.

이하, 첨부된 도면을 참조하여 본 발명의 펄스 발생기를 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the pulse generator of the present invention will be described in more detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따라 NMOS가 부가된 펄스 발생기에 대한 회로도이고, 도 5는 도 4의 펄스 발생기에 의한 신호 파형도이고, 도 6은 본 발명의 다른 실시예에 따라 PMOS가 부가된 펄스 발생기에 대한 회로도이고, 도 7은 도 6의 펄스 발생기에 의한 신호 파형도이다.FIG. 4 is a circuit diagram of a pulse generator to which an NMOS is added according to an embodiment of the present invention, FIG. 5 is a signal waveform diagram of the pulse generator of FIG. 4, and FIG. 6 is a PMOS diagram according to another embodiment of the present invention. 6 is a circuit diagram of an added pulse generator, and FIG. 7 is a signal waveform diagram of the pulse generator of FIG.

먼저, 도 4에 나타난 NMOS가 부가된 펄스 발생기는 캐패시터의 방전 지연을 이용한 펄스 발생기의 예시도로서, 도 4를 참조하면 제1 캐패시터(130)와, 입력신호의 넌액티브(non-active) 구간에서 상기 제1 캐패시터(130)를 충전시키는 충전부(120)와, 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 충전된 제1 캐패시터(130)를 소정 시정수로 방전시키는 지연 방전부(110)와, 상기 제1 캐패시터(130)의 단자전압이 로직 문턱 전압 (VLT)이하로 낮아지는 것을 검출하는 제1 전압 검출부(140)와, 상기 제1 전압 검출부(140)의 출력에 응답하여 그라운드 노이즈 의 영향을 줄이기 위하여 상기 제1 캐패시터(130)를 급속 방전시키는 급속 방전부(160)와, 상기 제1 전압 검출부(140)의 출력과 상기 입력신호를 조합하여 입력 신호의 액티브 선단을 검출하는 펄스 신호를 출력하는 제1 출력부(150)로 구성된다.First, an NMOS-added pulse generator illustrated in FIG. 4 is an exemplary diagram of a pulse generator using a discharge delay of a capacitor. Referring to FIG. 4, a non-active section of a first capacitor 130 and an input signal is illustrated. The charging unit 120 for charging the first capacitor 130 and the delay discharge unit 110 for discharging the charged first capacitor 130 at a predetermined time constant in response to the leading end of the active period of the input signal. And a first voltage detector 140 for detecting that the terminal voltage of the first capacitor 130 is lowered below the logic threshold voltage V LT , and the ground in response to the output of the first voltage detector 140. In order to reduce the influence of noise, the active discharge of the input signal is detected by combining the rapid discharge unit 160 for rapidly discharging the first capacitor 130, the output of the first voltage detector 140, and the input signal. Outputting pulse signal The first output unit 150 is configured.

이 때, 상기 제1 캐패시터(130)는 MOS 캐패시터이고, 지연 방전부(110)는 하나의 인버터 및 그 출력단에 연결된 저항으로 구성되며, 상기 충전부(120)는 소스가 전원에 연결되고, 게이트가 입력단에 연결되며, 드레인이 상기 제1 캐패시터(130)의 게이트에 연결된 PMOS로 구성된다. 한편, 상기 제1 전압 검출부(140)는 복수개의 인버터가 직렬로 연결되어 상기 제1 캐패시터(130)의 게이트에 입력단이 연결되고, 상기 제1 출력부(150)는 NAND 게이트로 구성되며, 상기 급속 방전부(160)는 상기 제1 전압 검출부(140)의 첫 번째 인버터의 출력단에 게이트가 연결되고, 그 소스가 상기 첫 번재 인버터의 입력단에 연결되고, 그라운드에 드레인이 연결된 하나의 NMOS로 구성된다. At this time, the first capacitor 130 is a MOS capacitor, the delay discharge unit 110 is composed of a resistor connected to one inverter and its output terminal, the charging unit 120 is a source is connected to a power source, the gate is It is connected to the input terminal, the drain is composed of a PMOS connected to the gate of the first capacitor 130. Meanwhile, the first voltage detector 140 includes a plurality of inverters connected in series, and an input terminal is connected to a gate of the first capacitor 130, and the first output unit 150 includes a NAND gate. The fast discharge unit 160 includes a single NMOS gate connected to an output terminal of the first inverter of the first voltage detector 140, a source of which is connected to an input terminal of the first inverter, and a drain connected to the ground. do.

이 때, 상기 NMOS로 구성된 급속 방전부(160)는 상기 게이트로 '하이(H)'가 입력될 경우 도통하여 상기 제1 캐패시터(130)의 전압을 방전시키는 루프를 형성시킨다. 따라서, 상기 제1 캐패시터(130)의 방전 현상에 의한 지연 시간을 단축시키도록 한다.At this time, the rapid discharge unit 160 composed of the NMOS conducts when 'high (H)' is input to the gate to form a loop to discharge the voltage of the first capacitor (130). Therefore, the delay time caused by the discharge phenomenon of the first capacitor 130 is shortened.

이러한 신호의 전달 과정을 도 5를 참조하여 좀 더 상세히 설명하면, 먼저, 입력노드(A)에 넌 액티브(non-active)신호인 '로우(L)' 신호를 입력하면 상기 충전부(120)의 PMOS 및 지연 방전부(110) 인버터의 풀업(pull-up)단이 구동되어 상기 제1 캐패시터(130)가 단기간에 걸쳐 충전되며, 이에 따라 'B'노드의 값이 '하이(H)'로 변환된다.The process of transmitting such a signal will be described in more detail with reference to FIG. 5. First, when a 'low' signal, which is a non-active signal, is input to an input node A, A pull-up terminal of the PMOS and delay discharge unit 110 is driven to charge the first capacitor 130 for a short time, so that the value of the 'B' node is changed to 'high'. Is converted.

이러한 'B'노드의 '하이(H)' 신호는 상기 제1 전압 검출부(140)의 첫 번째 인버터를 거치면서 '로우(L)' 신호로 반전되어 'C'노드로 전달되고, 상기 제1 전압 검출부(140)의 두 번째 인버터를 거치면서 다시 '하이(H)' 신호로 변환하여 'D'노드로 전달된다.The 'H' signal of the 'B' node is inverted to a 'L' signal while passing through the first inverter of the first voltage detector 140 and transferred to the 'C' node. After passing through the second inverter of the voltage detector 140, the signal is converted into a high signal and transferred to the 'D' node.

그러면, 상기 'D' 노드의 '하이(H)' 신호는 상기 입력단에서 직접 전달된 '로우(L)' 신호와 같이 제1 출력부(150)로 입력된 후, 그 제1 출력부(150)의 NAND 게이트에서 연산되어 '하이(H)'값이 'E' 노드로 출력된다.Then, the 'high' signal of the 'D' node is inputted to the first output unit 150 as the 'low' signal directly transmitted from the input terminal, and then the first output unit 150. ) Is computed at the NAND gate and outputs the 'high' value to the 'E' node.

한편, 펄스 발생을 위해 상기 입력 노드('A')에 액티브(active) 신호인 '하이(H)' 신호를 입력하면, 그 입력신호는 먼저, 상기 제1 출력부(150)로 전달되어, 이전에 전달되어 있던 'D'노드의 '하이(H)'신호와 함께 'E'노드의 값을 '로우(L)'로 떨어뜨린다. 즉, 입력 신호의 액티브 구간의 선단에 응답하여 펄스를 발생시킨다.On the other hand, when the 'H' signal, which is an active signal, is input to the input node 'A' to generate a pulse, the input signal is first transmitted to the first output unit 150, Along with the previously transmitted 'H' signal of the 'D' node, the value of the 'E' node is dropped to 'L'. That is, a pulse is generated in response to the tip of the active section of the input signal.

또한, 상기 입력 노드('A')의 '하이(H)' 신호는 다른 경로에 의해 상기 충전부(120)의 PMOS를 정지시키며, 상기 지연 방전부(110) 인버터의 NMOS를 구동시켜 상기 제1 캐패시터(130)의 방전 경로를 형성한다. 그러면, 상기 'B'노드는 제1 캐패시터(130)의 방전에 의해 점차로 '하이(H)' 신호에서 '로우(L)'신호로 변환한다. In addition, the 'H' signal of the input node 'A' stops the PMOS of the charging unit 120 by another path, drives the NMOS of the inverter of the delayed discharge unit 110 by the other path, and operates the first node. The discharge path of the capacitor 130 is formed. Then, the 'B' node gradually converts from a 'high (H)' signal to a 'low (L) signal by the discharge of the first capacitor 130.

따라서, 상기 'B' 노드의 전압은 초기에 '하이(H)' 신호로 인식되다가, 상기 상기 'B' 노드의 전압이 상기 제1 전압 검출부(140)의 첫 번째 인버터의 논리 문턱 전압(VLT)이하로 감소하면 그 때 비로소, '로우(L)'로 인식되어, 상기 제1 전압 검출부(140)의 첫 번째 인버터를 통해 '하이(H)'로 반전된 후 'C' 노드로 출력된다.Therefore, the voltage of the 'B' node is initially recognized as a 'high (H)' signal, and the voltage of the 'B' node is the logical threshold voltage V of the first inverter of the first voltage detector 140. When the LT decreases below, it is recognized as 'low (L)' at that time, and is inverted to 'high (H)' through the first inverter of the first voltage detector 140 and then output to the 'C' node. do.

그러면, 상기 'C' 노드의 '하이(H)'값은 상기 급속 방전부(160)를 구동시켜 상기 캐패시터(130)의 전하를 방전시키는 경로를 제공한다.Then, the 'H' value of the 'C' node provides a path for driving the rapid discharge unit 160 to discharge the charge of the capacitor 130.

따라서, 이와 같이 급속 방전부(160)가 구동된 경우 상기 지연 방전부(110)와 상기 급속 방전부(160)에서 동시에 방전되므로, 상기 제1 캐패시터(130)의 방전 속도가 급격히 빨라진다.Therefore, when the rapid discharge unit 160 is driven as described above, since the delay discharge unit 110 and the rapid discharge unit 160 discharge at the same time, the discharge speed of the first capacitor 130 is rapidly increased.

이를 방전 속도를 결정하는 시정수 τ=RC 측면에서 살펴보면, 저항값(R)이 감소하는 결과를 초래하고, 따라서 시정수가 감소하여 상기 제1 캐패시터(130)의 방전시간을 단축하게 되는 것이다.Looking at this in terms of time constant τ = RC, which determines the discharge rate, this results in a decrease in the resistance value R, thus reducing the time constant to shorten the discharge time of the first capacitor 130.

따라서, 상기 도 5에서 'B' 노드의 문턱 전압 부근에 나타난 신호 파형과 같이 전압이 더욱 빠르게 감소하게 되고, 이 시점에 그라운드 바운스가 발생하더라도, 상기 'B' 노드의 전압이 논리 문턱 전압(VLT)이상으로 올라가지 않으므로 그 뒷단의 노드들('C' 노드, 'D' 노드, 'E' 노드)에게 영향을 미치지 않는다.Accordingly, as shown in FIG. 5, the voltage decreases more quickly as shown in the signal waveform near the threshold voltage of the 'B' node. Even though a ground bounce occurs at this time, the voltage of the 'B' node is the logical threshold voltage (V). Since it does not rise above LT , it does not affect the nodes behind it ('C' node, 'D' node, 'E' node).

즉, 도 4와 같은 구성을 갖는 펄스 발생기의 경우 그라운드 바운스 현상이 나타나는 경우에도 'B' 노드의 전압이 상기 제1 전압 검출부(140)의 첫 번째 인버터 논리 문턱 전압을 넘지 않으므로 상기 그라운드 바운스 현상에 의한 쇼트 노이즈(short noise) 발생이 억제된다.That is, in the case of the pulse generator having the configuration as shown in FIG. 4, even when the ground bounce phenomenon occurs, the voltage of the 'B' node does not exceed the first inverter logic threshold voltage of the first voltage detector 140. The occurrence of short noise due to this is suppressed.

한편, 캐패시터를 VDD 측에 연결하고, 그 캐패시터의 충전 지연시간에 의해 펄스를 발생시키는 펄스 발생기의 경우는 전원측(VDD)에서 발생되는 전원 전압 바운스 현상에 의해 상기 VDD 전원선의 전압이 일정 시간동안 낮아지는 현상이 있을 수 있는데, 이 경우에는 종래의 펄스 발생기에 의한 'B'노드의 풀업(pull-up)과정, 즉, 캐패시터의 충전 과정에서 'B'노드의 전압이 일시적으로 감소하여 쇼트 노이즈(short noise)가 발생할 우려가 있다.On the other hand, in the case of a pulse generator which connects a capacitor to the V DD side and generates a pulse by the charging delay time of the capacitor, the voltage of the V DD power line is constant due to a power supply voltage bounce occurring at the power supply side V DD . In this case, the voltage of the 'B' node may be temporarily reduced during the pull-up process of the 'B' node, that is, the charging process of the capacitor. There is a fear that short noise occurs.

도 6 및 도 7을 참조하여, 이러한 경우에 대한 동작을 설명하면 다음과 같다.6 and 7, the operation of this case will be described.

먼저, 도 6에 나타난 PMOS가 부가된 펄스 발생기는 캐패시터의 충전 지연을 이용한 펄스 발생기의 예시도로서, 도 6을 참조하면 제2 캐패시터(230)와, 입력신호의 넌액티브(non-active) 구간에서 상기 제2 캐패시터(230)를 충전시키는 방전부(220)와, 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 방전된 제2 캐패시터(230)를 소정 시정수로 충전시키는 지연 충전부(210)와, 상기 제2 캐패시터(230)의 단자전압이 로직 문턱 전압(VLT) 이상으로 높아지는 것을 검출하는 제2 전압 검출부(240)와, 상기 제2 전압 검출부(240)의 출력에 응답하여 전원 전압 노이즈의 영향을 줄이기 위하여 상기 제2 캐패시터(230)를 급속 충전시키는 급속 충전부(260)와, 상기 제2 전압 검출부(240)의 출력과 상기 입력신호를 조합하여 입력 신호의 액티브 선단을 검출하는 펄스 신호를 출력하는 제2 출력부(250)로 구성된다.First, the PMOS-added pulse generator shown in FIG. 6 is an exemplary diagram of a pulse generator using a charge delay of a capacitor. Referring to FIG. 6, a non-active section of a second capacitor 230 and an input signal is illustrated. The discharge unit 220 for charging the second capacitor 230 and the delay charging unit 210 for charging the discharged second capacitor 230 at a predetermined time constant in response to the leading end of the active period of the input signal. And a second voltage detector 240 for detecting that the terminal voltage of the second capacitor 230 rises above the logic threshold voltage V LT , and a power supply voltage in response to the output of the second voltage detector 240. In order to reduce the influence of noise, a pulse for detecting the active tip of the input signal by combining the fast charging unit 260 for rapidly charging the second capacitor 230, the output of the second voltage detector 240, and the input signal. Output signal The consists of a second output unit 250.

이 때, 상기 제2 캐패시터(230)는 MOS 캐패시터이고, 상기 지연 충전부(210) 는 하나의 인버터 및 그 출력단에 연결된 저항으로 구성되며, 상기 방전부(220)는 소스가 상기 제2 캐패시터(230)의 게이트에 연결되고, 게이트가 입력단에 연결되며, 드레인이 그라운드에 연결된 NMOS로 구성된다. 한편, 상기 제2 전압 검출부(240)는 복수개의 인버터가 직렬로 연결되어 상기 제2 캐패시터(230)의 게이트에 입력단이 연결되고, 상기 제2 출력부(250)는 NOR 게이트로 구성되며, 상기 급속 충전부(260)는 상기 제2 전압 검출부(240)의 첫 번째 인버터의 출력단에 게이트가 연결되고, 그 드레인이 상기 첫 번재 인버터의 입력단에 연결되고, 전원 전압에 소스가 연결된 하나의 PMOS로 구성된다. At this time, the second capacitor 230 is a MOS capacitor, the delay charging unit 210 is composed of one inverter and a resistor connected to the output terminal, the discharge unit 220 is a source of the second capacitor 230. ), The gate is connected to the input terminal, the drain is composed of NMOS connected to the ground. On the other hand, the second voltage detector 240 is a plurality of inverters are connected in series, the input terminal is connected to the gate of the second capacitor 230, the second output unit 250 is composed of a NOR gate, The fast charging unit 260 includes a PMOS having a gate connected to an output terminal of the first inverter of the second voltage detector 240, a drain of which is connected to an input terminal of the first inverter, and a source connected to a power supply voltage. do.

이 때, 상기 PMOS로 구성된 급속 충전부(260)는 상기 게이트로 '로우(L)'가 입력될 경우 도통하여 상기 제2 캐패시터(230)로 전원 전압을 충전시키는 루프를 형성한다. 따라서, 상기 제2 캐패시터(230)의 충전 지연에 의한 지연 시간을 단축시키도록 한다.In this case, when the 'L' is input to the gate, the fast charging unit 260 configured as the PMOS conducts a loop to form a loop for charging the power supply voltage to the second capacitor 230. Therefore, the delay time caused by the charging delay of the second capacitor 230 is shortened.

이러한 신호의 전달 과정을 도 7를 참조하여 좀 더 상세히 설명하면, 먼저, 입력노드(A)에 넌 액티브(non-active)신호인 '하이(H)' 신호를 입력하면 상기 방전부(220)의 NMOS 및 지연 충전부(210) 인버터의 풀 다운(pull-down)단이 구동되어 상기 제2 캐패시터(230)가 단기간에 걸쳐 방전되며, 이에 따라 'B'노드의 값이 '로우(L)'로 변환된다.Referring to FIG. 7, the discharging process of the signal is described in more detail. First, when the 'H' signal, which is a non-active signal, is input to the input node A, the discharge unit 220. The pull-down terminal of the NMOS and delay charging unit 210 of the inverter is driven to discharge the second capacitor 230 for a short time, so that the value of the 'B' node becomes 'Low'. Is converted to.

이러한 'B'노드의 '로우(L)' 신호는 상기 제2 전압 검출부(240)의 첫 번째 인버터를 거치면서 '하이(H)' 신호로 반전되어 'C'노드로 전달되고, 상기 제2 전압 검출부(240)의 두 번째 인버터를 거치면서 다시 '로우(L)' 신호로 변환하여 'D'노 드로 전달된다.The 'L' signal of the 'B' node passes through the first inverter of the second voltage detector 240 and is inverted into a 'H' signal and transferred to the 'C' node. After passing through the second inverter of the voltage detector 240, the signal is converted into a low signal and transferred to the 'D' node.

그러면, 상기 'D' 노드의 '로우(L)' 신호는 상기 입력단에서 직접 전달된 '하이(H)' 신호와 같이 제2 출력부(250)로 입력된 후, 그 제2 출력부(250)의 NOR 게이트에서 연산되어 '로우(L)'값이 'E' 노드로 출력된다.Then, the 'L' signal of the 'D' node is inputted to the second output unit 250 after being input to the second output unit 250, like the 'H' signal directly transmitted from the input terminal. ) Is calculated at the NOR gate, and the 'L' value is output to the 'E' node.

한편, 펄스 발생을 위해 상기 입력 노드('A')에 액티브(active) 신호인 '로우(L)' 신호를 입력하면, 그 입력신호는 먼저, 상기 제2 출력부(250)로 전달되어, 이전에 전달되어 있던 'D'노드의 '로우(L)'신호와 함께 'E'노드의 값을 '하이(H)'로 변환시킨다. 즉, 입력 신호의 액티브 구간의 선단에 응답하여 펄스를 발생시킨다.On the other hand, when a 'low' signal, which is an active signal (active), is input to the input node 'A' to generate a pulse, the input signal is first transmitted to the second output unit 250. The value of the 'E' node is converted to 'high' along with the 'L' signal of the 'D' node previously transmitted. That is, a pulse is generated in response to the tip of the active section of the input signal.

또한, 상기 입력 노드('A')의 '로우(L)' 신호는 다른 경로에 의해 상기 방전부(220)의 NMOS를 정지시키며, 상기 지연 충전부(210) 인버터의 PMOS를 구동시켜 상기 제2 캐패시터(230)의 충전 경로를 형성한다. 그러면, 상기 'B'노드는 제2 캐패시터(230)의 방전에 의해 점차로 '로우(L)' 신호에서 '하이(H)'신호로 변환한다. In addition, the 'low' signal of the input node 'A' stops the NMOS of the discharge unit 220 by another path, and drives the PMOS of the delay charging unit 210 inverter by the second path. The charging path of the capacitor 230 is formed. Then, the 'B' node gradually converts from the 'low' signal to the 'high' signal by the discharge of the second capacitor 230.

따라서, 상기 'B' 노드의 전압은 초기에 '로우(L)' 신호로 인식되다가, 상기 상기 'B' 노드의 전압이 상기 제2 전압 검출부(240)의 첫 번째 인버터의 논리 문턱 전압(VLT) 이상으로 증가하면 그 때 비로소, '하이(H)'로 인식되어, 상기 제2 전압 검출부(240)의 첫 번째 인버터를 통해 '로우(L)'로 반전된 후 'C' 노드로 출력된다.Accordingly, the voltage of the node 'B' is initially recognized as a 'low' signal, and the voltage of the node 'B' is the logical threshold voltage V of the first inverter of the second voltage detector 240. LT ) is increased to more than then, it is recognized as 'high (H)', and is inverted to 'low (L)' through the first inverter of the second voltage detector 240, and then output to the 'C' node. do.

그러면, 상기 'C' 노드의 '로우(L)'값은 상기 급속 충전부(260)를 구동시켜 상기 제2 캐패시터(230)를 충전시키는 경로를 제공한다.Then, the 'L' value of the 'C' node provides a path for driving the fast charging unit 260 to charge the second capacitor 230.

따라서, 이와 같이 급속 충전부(260)가 구동된 경우 상기 지연 충전부(210)와 상기 급속 충전부(260)에서 동시에 충전되므로, 상기 제2 캐패시터(230)의 충전 속도가 급격히 빨라진다.Therefore, when the rapid charging unit 260 is driven as described above, since the delay charging unit 210 and the rapid charging unit 260 are simultaneously charged, the charging speed of the second capacitor 230 is rapidly increased.

따라서, 상기 도 7에서 'B' 노드의 문턱 전압 부근에 나타난 신호 파형과 같이 전압이 더욱 빠르게 증가하게 되고, 이 시점에 전원 전압 바운스가 발생하더라도, 상기 'B' 노드의 전압이 논리 문턱 전압(VLT) 이하로 내려가지 않으므로 그 뒷단의 노드들('C' 노드, 'D' 노드, 'E' 노드)에게 영향을 미치지 않는다.Therefore, as shown in FIG. 7, the voltage increases more rapidly as shown in the signal waveform near the threshold voltage of the 'B' node. Even though a power supply voltage bounce occurs at this time, the voltage of the 'B' node is the logical threshold voltage ( V LT ) does not affect the nodes behind it ('C' node, 'D' node, 'E' node).

즉, 도 6과 같은 구성을 갖는 펄스 발생기의 경우 전원 전압 바운스 현상이 나타나는 경우에도 'B' 노드의 전압이 상기 제2 전압 검출부(240)의 첫 번째 인버터의 논리 문턱 전압을 넘지 않으므로 상기 전원 전압 바운스 현상에 의한 쇼트 노이즈(short noise) 발생이 억제된다.That is, in the case of the pulse generator having the configuration as shown in FIG. 6, the voltage of the 'B' node does not exceed the logic threshold voltage of the first inverter of the second voltage detector 240 even when the power voltage bounce phenomenon occurs. The generation of short noise due to the bounce phenomenon is suppressed.

즉, 상기 도 4 및 도 5에서 NMOS를 삽입한 것과는 반대로 PMOS를 삽입함으로써, 'B' 노드의 충전을 빠르게 이루어지도록 하여 쇼트 노이즈(short noise) 발생을 억제하도록 한다.That is, by inserting a PMOS as opposed to inserting an NMOS in FIGS. 4 and 5, charging of the 'B' node is performed quickly, thereby suppressing short noise.

따라서, 상기와 같은 본 발명은 종래의 펄스 발생기에 NMOS 또는 PMOS 래치 회로를 부가하여 그 래치 회로에 의해 캐패시턴스의 충전 또는 방전 현상에 의한 지연 시간을 단축시킴으로써, 바운스 현상에 의해 발생되는 쇼트 노이즈(short noise)를 효과적으로 해결할 수 있다는 장점이 있다.Accordingly, the present invention as described above, by adding an NMOS or PMOS latch circuit to the conventional pulse generator by shortening the delay time caused by the charging or discharging of the capacitance by the latch circuit, the short noise caused by the bounce phenomenon (short The advantage is that noise can be effectively solved.

Claims (2)

캐패시터와,With capacitors, 입력신호의 넌액티브 구간에서 상기 캐패시터를 충전시키는 충전수단과,Charging means for charging the capacitor in a non-active period of an input signal; 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 충전된 캐패시터를 소정 시정수로 방전시키는 지연 방전 수단과,Delay discharge means for discharging said charged capacitor at a predetermined time constant in response to a leading end of an active section of said input signal; 상기 캐패시터의 단자전압이 로직 문턱 전압 이하로 낮아지는 것을 검출하는 검출수단과,Detecting means for detecting that the terminal voltage of the capacitor is lowered below a logic threshold voltage; 상기 검출 수단의 출력에 응답하여 그라운드 노이즈의 영향을 줄이기 위하여 상기 캐패시터를 급속 방전시키는 급속 방전 수단과,Rapid discharge means for rapidly discharging the capacitor to reduce the influence of ground noise in response to the output of the detection means; 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력 신호의 액티브 선단을 검출하는 펄스 신호를 출력하는 출력 수단을 구비하는 것을 특징으로 하는 펄스 발생기.And output means for combining the output of said detection means with said input signal to output a pulse signal for detecting the active tip of the input signal. 캐패시터와,With capacitors, 입력신호의 넌 액티브 구간에서 상기 캐패시터를 방전시키는 방전수단과,Discharge means for discharging the capacitor in a non-active period of an input signal; 상기 입력신호의 액티브 구간의 선단에 응답하여 상기 방전된 캐패시터를 소정 시정수로 충전시키는 지연 충전수단과,Delay charging means for charging the discharged capacitor to a predetermined time constant in response to a leading end of the active section of the input signal; 상기 캐패시터의 단자전압이 로직 문턱 전압 이상으로 높아지는 것을 검출하는 검출수단과,Detecting means for detecting that a terminal voltage of the capacitor is increased above a logic threshold voltage; 상기 검출수단의 출력에 응답하여 전원전압 노이즈의 영향을 줄이기 위하여 상기 캐패시터를 급속 충전시키는 급속충전수단과,Rapid charging means for rapidly charging the capacitor in response to an output of the detection means to reduce the influence of power supply voltage noise; 상기 검출수단의 출력과 상기 입력신호를 조합하여 입력신호의 액티브 선단을 검출하는 펄스신호를 출력하는 출력수단을 구비하는 것을 특징으로 하는 펄스 발생기.And output means for combining the output of said detection means with said input signal to output a pulse signal for detecting an active tip of an input signal.
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