KR100567776B1 - 광 검출기 및 그의 구동 방법 - Google Patents

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Abstract

본 발명은 광 검출기 및 그의 구동 방법에 관한 것으로, SOI(Silicon-On-Insulator) 기판을 이용하여 제조된 N채널 또는 P채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)구조의 광검출기를 준비하고, 상기 N채널 MOSFET 구조의 광검출기에서는 하부 실리콘층에 - 전압을 인가하고, 상기 P채널 MOSFET 구조의 광검출기에서는 하부 실리콘층에 + 전압을 인가하도록 연결하여 구동시킨다.
따라서, 본 발명의 광 검출기는 백게이트에 채널 극성과 동일한 극성의 전압을 인가하도록 구성함으로써, 작은 광량에도 광전특성이 우수한 효과가 있어 광 검출기 산업상 매우 유용한 발명인 것이다.
광검출기, 백게이트, 채널

Description

광 검출기 및 그의 구동 방법{Photo detector and Driving method thereof}
도 1은 종래 기술에 따른 광 검출기(Photo detector)의 개략적인 단면도
도 2는 본 발명에 따른 광 검출기의 개략적인 단면도
도 3은 본 발명에 따른 광 검출기의 개략적인 사시도
도 4는 본 발명에 따른 실시예로 N채널 MOSFET구조를 갖는 광 검출기에서 측정된 특성도
도 5는 본 발명에 따른 비교예로 N채널 MOSFET구조를 갖는 광 검출기에서 측정된 특성도
<도면의 주요부분에 대한 부호의 설명>
110,130 : 실리콘층 120 : 매몰 산화막(Buried oxide)
131 : 소스 132 : 바디(Body)
133 : 드레인 140 : 게이트 산화막
150 : 게이트
본 발명은 광 검출기 및 그의 구동방법에 관한 것으로, 보다 상세하게는 본 발명은 광 검출기는 백게이트에 채널 극성과 동일한 극성의 전압을 인가하도록 구성함으로써, 작은 광량에도 광전특성이 우수한 광 검출기 및 그의 구동방법에 관한 것이다.
일반적으로, 광검출기(Photo detector)는 광신호를 입력받아 전기적인 신호로 변환시키는 소자이다.
최근, 광통신 분야의 발전으로, 광검출기의 수요가 증대되고 있다.
도 1은 종래 기술에 따른 광 검출기(Photo detector)의 개략적인 단면도로서, 하부 실리콘층(10), 매몰 산화막(Buried oxide)(20)과 상부 실리콘층(30)으로 이루어진 SOI(Silicon-On-Insulator) 기판을 이용하여 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)구조의 광검출기를 형성하였다.
상기 상부 실리콘층(30)에 형성된 N+형 소스(31), P형 바디(Body)(32)와 N+형 드레인(33)은 상기 매몰 산화막(20) 상부에 일렬로 접합되어 있고, 상기 P형 바디(32) 상부에 게이트 산화막(40)이 형성되어 있고, 상기 게이트 산화막(40) 상부에 게이트(50)가 형성되어 있다.
그리고, 상기 게이트(50)와 바디(32)는 도전성 라인에 의해 전기적으로 연결되어 있다.
이렇게 구성된 종래의 광검출기는 N+형 소스(31) 및 N+형 드레인(33)과 접하고 있는 바디에는 홀(Hole)이 배열된 공핍영역(Depletion Region)이 형성된다.
그리고, 소스(31)에 그라운드를 연결하고, 드레인(33)에 + 전압을 인가하는 데, 이 때, 소스(31)와 드레인(33)간 전류가 흐르지 않을 정도(즉, 바디(32)에 채널이 형성되지 않을 정도)로 문턱전압(VT) 미만의 전압을 걸어준다.
그런 후, 광이 바디(32)에 조사되면, 광에 의해 바디(32)에는 전자-정공 쌍(Electron-hole pairs, EHP)이 생성되고, 전자는 바디(32)에 채널 형성을 촉진시켜, 소스(31)와 드레인(33)간에 전류가 흐르게 되고, 이 때, 드레인(33) 전류를 측정하면, 광이 조사된 것을 감지할 수 있게 된다.
이 때, 이동도(Mobility)가 전자에 비해 느린 홀들이 바디에 축적되고, 이 바디에 축적된 홀들로, 마치 게이트에 +전압을 인가한 것과 같은 작용을 하여, 바디에 N채널의 폭을 크게 하여, 소스와 드레인간 전류가 잘 흐르게 된다.
그러므로, 종래 기술의 광검출기는 작은 광량을 갖는 광의 조사에도 증폭 효과에 의해 광검출기를 구동시켜, 전류로 변환시킬 수 있게 된다.
이러한, 종래 기술의 광검출기는 광을 흡수하여 전자와 홀의 분리를 이용한 자기 증폭효과를 가지고 있고, 이런 특성은 채널내부에서 전자와 홀의 분리가 잘 이루어져야 한다.
즉, 채널내부의 도핑(Doping) 상태, SOI 기판의 제 2 실리콘의 두께 및 공핍(Depletion) 정도에 민감하다는 뜻이다.
특히, 상부 실리콘층이 얇은 경우, 전자와 홀의 분리가 제대로 안되어 쉽게 수광소자로 특성을 발휘하기 어려운 단점을 지닌다.
이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 백게이트에 채널 극성과 동일한 극성의 전압을 인가하도록 구성함으로써, 작은 광량에도 광전특성이 우수한 광 검출기 및 그의 구동 방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적들을 달성하기 위한 바람직한 첫 번째 양태(樣態)는, 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고;
상기 P형 바디 상부에 게이트 산화막이 형성되어 있고;
상기 게이트 산화막 상부에 게이트가 형성되어 있고;
상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고;
상기 소스에 그라운드를 연결되고, 상기 드레인에 + 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 - 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기가 제공된다.
상기한 본 발명의 목적들을 달성하기 위한 바람직한 두 번째 양태(樣態)는, 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고;
상기 N형 바디 상부에 게이트 산화막이 형성되어 있고;
상기 게이트 산화막 상부에 게이트가 형성되어 있고;
상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고;
상기 소스에 그라운드를 연결되고, 상기 드레인에 - 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 + 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기가 제공된다.
상기한 본 발명의 목적들을 달성하기 위한 바람직한 세 번째 양태(樣態)는, 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI((Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 P형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;
상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;
상기 소스에 그라운드를 연결시키고, 상기 드레인에 + 전압을 인가시키는 단계와;
상기 하부 실리콘층에 - 전압을 인가시키는 단계와;
상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법이 제공된다.
상기한 본 발명의 목적들을 달성하기 위한 바람직한 네 번째 양태(樣態)는, 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 N형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;
상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;
상기 소스에 그라운드를 연결시키고, 상기 드레인에 - 전압을 인가시키는 단계와;
상기 하부 실리콘층에 + 전압을 인가시키는 단계와;
상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 광 검출기의 개략적인 단면도로서, 본 발명은 종래 기술과 동일하게 하부 실리콘층(110), 매몰 산화막(Buried oxide)(120)과 상부 실리콘층(130)으로 이루어진 SOI(Silicon-On-Insulator) 기판을 이용하여 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)구조의 광검출기를 형성하였다.
이러한 본 발명의 광검출기가 N채널 MOSFET 인 경우, 상기 상부 실리콘층(130)에 형성된 N+형 소스(131), P형 바디(Body)(132)와 N+형 드레인(133)은 상기 매몰 산화막(120) 상부에 일렬로 접합되어 형성되어 있고, 상기 P형 바디(132) 상부에 게이트 산화막(140)이 형성되어 있으며, 상기 게이트 산화막(140) 상부에 게이트(150)가 형성되어 있다.
그리고, 게이트(150)와 바디(132)는 도전성 라인에 의해 전기적으로 연결되어 있다. 즉, 도 3과 같이, 소스(131)와 드레인(133)에 인접되지 않은 바디(132)와 게이트(150)는 전기적으로 연결된다.
이렇게 구성된 본 발명의 N채널 광검출기는 소스(131)에 그라운드를 연결하고, 드레인(133)에 + 전압을 인가되고, 상기 하부 실리콘층(110)에는 -전압이 인가된다.
이 때, 소스(131)와 드레인(133)간에는 문턱전압(VT) 미만의 전압을 걸어준다.
그런 후, 광이 바디(132)에 조사되면, 조사된 광의 에너지에 의해 바디(132)에는 EHP(Electron-hole pairs)가 생성되고, 전자는 바디(132)에 채널 형성을 촉진시켜, 소스(131)와 드레인(133)간에 전류가 흐르게 되고, 이 때, 드레인(133) 전류를 측정하면, 광이 조사된 것을 감지할 수 있게 된다.
그러므로, 본 발명은 백게이트(Back gate) 역할을 수행하는 하부 실리콘층(110)에 -전압을 인가함으로써, 채널 영역의 홀들을 하부 실리콘층(110) 하부로 이동시키게 되어, 채널 영역의 폭은 확대된다.
따라서, 본 발명의 광 검출기는, 미량의 광량에도 소스(131)와 드레인(133) 간에 전류가 잘 흐르게 된다.
결과적으로, 본 발명의 광검출기는 게이트(150)와 바디(132)에 전기적인 연결에 의하여 증폭 효과를 얻을 수 있을 뿐만 아니라, N채널 MOSFET인 경우, 백게이트에 -전압을 인가하면, 작은 광량에도 광전 변화를 발생시킬 수 있는 고감도 수광소자 얻을 수 있게 된다.
한편, 광검출기가 P채널 MOSFET 인 경우, 상부 실리콘층(130)에 P+형 소스, N형 바디(Body)와 P+형 드레인을 일렬로 접합되도록 형성하고, 소스에 그라운드를 연결하고, 드레인에 - 전압을 인가하고, 상기 하부 실리콘층에는 +전압이 인가하면 된다. 이 P채널 MOSFET인 경우는 전술된 N채널 MOSFET와 동작이 반대이다.
이렇게, 하부 실리콘층(백게이트)에 인가되는 전압은 N채널 MOSFET인 경우, -3V보다 크고, 0V보다 작으면 된다.
그리고, P채널 MOSFET인 경우, 하부 실리콘층(백게이트)에 인가되는 전압은 0V보다 크고, +3V보다 작으면 된다.
도 4는 본 발명에 따른 실시예로 N채널 MOSFET구조를 갖는 광 검출기에서 측정된 특성도로서, N채널 MOSFET구조인 경우, -3V보다 크고, 0V보다 작은 조건을 만족하는 -2V를 백게이트에 인가하여 측정된 것으로, 'C'는 광이 조사되었을 때의 특성 그래프이고, 'D'는 광이 조사되기 전(암전류(Dark current))의 특성 그래프이다.
이 경우, 광전류의 세기가 암전류의 세기보다 1000배 이상 높아, 수광 소자로서 우수한 특성을 보이고 있다.
도 5는 본 발명에 따른 비교예로 N채널 MOSFET구조를 갖는 광 검출기에서 측정된 특성도로서, N채널 MOSFET구조인 경우, -3V보다 크고, 0V보다 작은 조건을 만족하는 0V를 백게이트에 인가하여 측정된 것으로, 'A'는 광이 조사되었을 때의 특성 그래프이고, 'B'는 광이 조사되기 전(암전류(Dark current))의 특성 그래프이다.
도 5에 도시된 바와 같이, 백게이트의 전압이 0V인 경우에는, 광이 조사되었을 때와 광이 조사되기 전의 특성 그래프가 차이가 없다.
즉, 광전류와 암전류의 차이가 거의 없어, 수광 소자로서 역할을 수행할 수 없게 된다.
마찬가지로, 첨부된 특성도는 없지만, 백 게이트에 +전압을 인가한 경우에도, 광전류와 암전류의 차이가 없다.
따라서, 본 발명은 백게이트에 채널 극성과 동일한 극성의 전압을 인가함으로써, SOI기판으로 제조된 광검출기의 상부 실리콘층, 즉, 바디의 두께에 관계없이 광 검출기의 특성을 우수히 할 수 있는 장점이 있다.
이상 상술한 바와 같이, 본 발명은 백게이트에 채널 극성과 동일한 극성의 전압을 인가하도록 구성함으로써, 작은 광량에도 광전특성이 우수한 효과가 있는 광검출기 산업상 매우 유용한 발명인 것이다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (6)

  1. 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고;
    상기 P형 바디 상부에 게이트 산화막이 형성되어 있고;
    상기 게이트 산화막 상부에 게이트가 형성되어 있고;
    상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고;
    상기 소스에 그라운드를 연결되고, 상기 드레인에 + 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 - 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기.
  2. 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고;
    상기 N형 바디 상부에 게이트 산화막이 형성되어 있고;
    상기 게이트 산화막 상부에 게이트가 형성되어 있고;
    상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고;
    상기 소스에 그라운드를 연결되고, 상기 드레인에 - 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 + 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기.
  3. 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 P형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;
    상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;
    상기 소스에 그라운드를 연결시키고, 상기 드레인에 + 전압을 인가시키는 단계와;
    상기 하부 실리콘층에 - 전압을 인가시키는 단계와;
    상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법.
  4. 제 3 항에 있어서,
    상기 하부 실리콘층에 인가되는 전압은,
    -3V보다 크고, 0V보다 작은 것을 특징으로 하는 광 검출기의 구동 방법.
  5. 하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 N형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;
    상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;
    상기 소스에 그라운드를 연결시키고, 상기 드레인에 - 전압을 인가시키는 단계와;
    상기 하부 실리콘층에 + 전압을 인가시키는 단계와;
    상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법.
  6. 제 5 항에 있어서,
    상기 하부 실리콘층에 인가되는 전압은,
    0V보다 크고, +3V보다 작은 것을 특징으로 하는 광 검출기의 구동 방법.
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