KR100565294B1 - 에프피지에이의 프로그램 모드 설정장치 - Google Patents

Abstract

본 발명은 별도의 고가 장비를 사용하지 않고 에프피지에이를 신속하게 프로그램 모드로 설정되도록 하는 것으로, 일체로 구성되는 프로그램 단자가 소정 시간 동안 로우레벨이면 데이터 단자를 통하여 컴퓨터에 연결된 피롬으로부터 프로그램을 입력하는 에프피지에이와; 상기 에프피지에이의 프로그램 단자에 해당 제어신호에 의하여 소정 시간동안 로우 레벨의 신호를 인가하는 단안정바이브레이터와; 상기 에프피지에이로부터 인가되는 신호를 포함하여 앤드 연산한 신호를 상기 단안정 바이브레이터의 제어신호로 출력하는 앤드게이트와; 상기 앤드게이트의 입력단에 제어신호를 입력하는 스위치로 이루어지는 구성을 특징으로 하며, 간단한 스위치 회로 구성에 의하여 오동작 입력될 수 있는 로우 레벨을 단안정 바이브레이터의 시정수를 이용하여 정확한 주기로 로우 레벨 신호가 출력되도록 하므로, 에프피지에이의 프로그램 모드 진입에 신뢰성이 확보되는 효과가 있다.

Description

에프피지에이의 프로그램 모드 설정장치{A APPARATUS OF SETTING PROGRAM MODE FOR FPGA}

도1 은 종래 기술의 FPGA 프로그램 모드 설정장치 기능 구성도,

도2 는 종래 기술의 FPGA 프로그램 모드 설정장치 기능 구성도,

도3 은 본 발명의 에프피지에이 프로그램 모드 설정장치 기능 구성도,

도4 는 본 발명의 단안정 멀티 바이브레이터에 입력되는 신호와 출력되는 신호 타이밍 상태 도시도.

** 도면의 주요 부분에 대한 부호 설명 **

100 : 에프피지에이 120 : 피롬

130 : 단안정 바이브레이터 140 : 앤드 게이트

150 : 스위치 160 : 컴퓨터

본 발명은 에프피지에이(FPGA)에 프로그램을 입력하는 프로그램 모드 설정에 관한 것으로, 특히, 별도의 고가 장비를 사용하지 않고 신속하게 프로그램 모드로 설정되도록 하는 에프피지에이의 프로그램 모드 설정장치에 관한 것이다.

디지털 전자회로를 구성하는 경우, 다수의 카운터(COUNTOR), 플립플롭(FLIP FLOP), 앤드 게이트(AND GATE), 낸드(NAND) 게이트, 오어(OR) 게이트, 인버터(INVERTER) 등과 같은 소자(ELEMENT)를 필요로 하며, 상기 각각의 소자를 설계도에 의하여 인쇄회로기판(PCB: PRINTED CIRCUIT BOARD) 위의 특정한 위치에 삽입하고, 납땜(SOLDERING) 등으로 선로(LINE)를 연결하므로 하나의 회로가 완성된다.

전자회로 실험실 등에서는, 원하는 디지털 전자회로를 이론적으로 설계하고, 실제 제작하는 실험을 반복하여 최종적인 디지털 전자회로를 완성하며, 상기와 같은 과정에서 한번 사용하였던 소자(ELEMENT)는 반복 재사용하는 것이 비교적 어렵고, 회로구성에 많은 시간과 비용이 소요되며, 회로를 구성하는 사람의 숙련도에 따라 각각 상이한 결과를 나타내는 등등의 문제가 있었다.

상기와 같은 문제를 일부 해결하는 것이 PGA(PROGRAMMABLE GATE ARRAY)이며, 상기 PGA는 하나의 집적회로 내부에 다양한 기능의 소자를 다수 구비하고, 해당 프로그램 입력으로 각각의 필요한 소자를 연결하거나 차단하여 원하는 디지털 회로를 구성한다.

따라서 프로그램 입력으로 디지털 회로를 용이하게 구성하고, 동일한 프로그램인 경우 제작자 또는 입력자가 상이하여도 동일한 결과를 얻을 수 있으며, 상기 프로그램을 변경하면 새로운 디지털 전자회로로 반복 재사용할 수 있는 등의 편리함이 있다.

상기와 같은 PGA는 회로구성 프로그램을 입력하는 경우, 컨피그레이션 사이 클(CONFIGURATION CYCLE) 또는 프로그램 모드(PROGRAM MODE)를 설정하여야 하며, 상기와 같은 프로그램 모드를 설정하기 위하여서는 별도의 전용장비를 사용하거나 또는 전원을 온/오프(ON/OFF) 하여 초기화를 시켜야 한다.

상기 PGA에는, 기본적인 기능의 게이트 소자들을 다수 배열하고, 상기 각 소자 사이의 배선 또는 결선만 이어주는 게이트 어레이(GATE ARRAY)형, 카운터, 타이머, 플립플롭 등 기본적인 소자를 집적회로 칩(IC CHIP)에 미리 구성해 놓은 반제품으로부터 이들을 칩(CHIP) 내에서 결선하여 원하는 디지털 회로를 만드는 표준 셀(STANDARD CELL) 등등으로 종류가 많으며, 현장(FIELD)에서 용이하게 프로그램 설정 또는 재설정 등에 의하여 원하는 전자회로를 즉시 제작 또는 형성하는 것이 에프피지에이(FPGA: FIELD PGA)이다.

일반적으로 컴퓨터(PC)를 이용하여 상기 FPGA에 회로를 형성하는 프로그램을 생성하고, 상기 프로그램을 FPGA에 입력하는 프로그램 모드로 설정하기 위하여서는, 컴퓨터와 일체로 연결된 FPGA의 전원을 온/오프 하여야 하며, 상기와 같은 온/오프 과정에서 컴퓨터를 부팅(BOOTING)하는데 많은 시간이 소요되는 문제가 있고, 상기 컴퓨터에 연결되는 FPGA 프로그램 전용장비를 별도로 사용하는 경우, 비용이 많이 소요되는 등의 문제가 있다.

따라서 FPGA를 적은 비용으로 신속하게 컨피그레이션 사이클 또는 프로그램 모드에 진입하도록 설정하는 장치의 개발이 필요하였다.

이하, 종래 기술에 의한 FPGA의 프로그램 모드 설정방식을 첨부된 도면을 참조하여 설명한다.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술의 일예에 의한 FPGA의 프로그램 모드 설정장치 기능 구성도 이고, 도2 는 종래 기술의 다른 일예에 의한 FPGA의 프로그램 모드 설정장치 기능 구성도 이다.

상기 도1을 참조하면, 종래 기술의 일예에 의한 FPGA의 프로그램 모드 설정장치는, 다수의 소자를 일체로 구성하고 해당 프로그램에 의하여 각 소자의 결선상태를 제어하여 디지털 전자회로를 구성하는 FPGA(10)와; 상기 FPGA(10)에 접속되어 동작전원을 공급하는 동시에 회로를 구성하는 프로그램을 작성하고 상기 작성된 프로그램을 인가하는 컴퓨터(PC)(20)로 구성된다.

이하, 상기와 같은 구성의 종래 기술에 의한 FPGA 프로그램 모드 설정장치를 첨부된 도1을 참조하여 상세히 설명한다.

상기 컴퓨터(PC)(20)는 FPGA(10)에 구성되는 각 소자의 결선상태 제어 프로그램을 작성 및 생성하고, 상기 작성된 프로그램은, FPGA(10)와 접속된 데이터 단자(D)를 통하여 상기 FPGA(10)에 인가하며, 상기 FPGA(10)는 상기 컴퓨터(10)로부터 데이터 단자(D)를 통하여 입력되는 프로그램에 의하여 각 소자의 결선상태를 제어하므로, 해당 기능을 하는 하나의 디지털 전자회로를 구성한다.

상기와 같이 프로그램이 입력되어 디지털 전자회로를 구성하는 FPGA(10)는 새로운 프로그램을 입력하는 경우, 새로운 기능을 하는 새로운 디지털 전자회로를 구성하게 된다.

상기 FPGA(10)에 처음 프로그램을 입력하거나 이미 입력된 프로그램 대신에 새로운 프로그램을 입력하고자 하는 경우는, 상기 FPGA(10)를 컨피그레이션 사이클 또는 프로그램 모드를 설정하여야 하며, 상기 종래 기술에서는 FPGA(10)에 인가되는 동작 전원(Vcc)을 온/오프(ON/OFF) 하여 프로그램 모드를 설정한 후에 상기 컴퓨터(20)로부터 작성된 프로그램을 전송한다.

그러나 상기와 같은 종래 기술은, 상기 FPGA(10)의 동작 전원(Vcc)을 온/오프하기 위하여, 컴퓨터(20)의 전원을 온/오프 하여야 하며, 상기 컴퓨터(20)는 전원을 온/오프 하는 경우, 해당 부팅(BOOTING) 프로그램의 동작 시간이 필요하므로, 다수의 실험이 반복되어야 하는 실험실 등에서는 사용상 매우 불편한 문제가 있다.

상기 종래 일 예에 의한 기술의 사용상 불편한 문제점을 일부 개선한 것으로, 별도의 전용장비를 사용하는 방식이 있다.

이하, 상기 첨부된 도2를 참조하여, 종래 기술의 다른 일예에 의한 FPGA의 프로그램 모드 설정장치를 설명한다.

다수의 디지털 소자를 일체로 구성하고 프로그램 단자(P)가 일정한 시간동안 로우 레벨이 되는 경우 프로그램 모드를 설정하며, 상기 프로그램 모드 상태에서 데이터 단자(D)로 입력되는 프로그램에 의하여 각 소자의 결선상태를 제어하므로 디지털 전자회로를 구성하는 FPGA(10)와; 상기 FPGA(10)와 접속되어 각 소자의 결선상태 제어 프로그램을 저장하고 데이터 단자(D')로 출력하는 동시에 해당 프로그램에 의하여 일체로 구성되는 컨피그레이션 단자(CF)를 소정 시간 동안 로우 레벨(LOW LEVEL)로 설정하는 피롬(PROM)(30)과; 상기 피롬(30)과 접속되어 상기 FPGA(10)를 프로그램 모드로 설정하는 프로그램과 각 소자의 결선상태를 제어하는 프로그램을 해당 전용규격에 맞게 변환하여 데이터 단자(D')로 출력하는 장치인 제 이태그(JTAG)(40)와; 상기 제이태그(40)와 접속되어 상기 FPGA(10)를 프로그램 모드로 설정하는 프로그램과 각 소자의 결선상태를 제어하는 프로그램을 데이터 단자(D')로 출력하며 각 기능부에 동작전원(Vcc)을 공급하는 컴퓨터(PC)(20)로 이루어지는 구성이다.

이하, 상기와 같은 구성의 종래 기술에 의한 FPGA 프로그램 모드 설정장치를 첨부된 도2를 참조하여 상세히 설명한다.

상기 컴퓨터(20)는 FPGA(10)를 이용하여 구성할 디지털 전자회로를 제작하는 해당 프로그램을 작성하는 동시에 상기 FPGA(10)에 작성된 프로그램을 입력하도록 하는 프로그램 모드가 설정되도록 하는 프로그램을 작성하여 해당 데이터 단자(D')로 출력하고, 각 기능부에 동작전원(Vcc)을 공급한다.

상기 컴퓨터(20)로부터 출력되는 프로그램은, 상기 제이태그(40)의 데이터 입력단자(D)로 인가되고, 상기 제이태그(40)는 회로를 구성하는 프로그램을 상기 FPGA(10)에서 인식하는 형태의 프로그램으로 변환하여 상기 피롬(30)에 출력하는 동시에, 상기 프로그램 모드가 설정되도록 하는 프로그램을 상기 피롬(30)에 출력한다.

상기 피롬(30)은 제이태그(40)로부터 인가되는 프로그램들을 데이터 단자(D)를 통하여 입력하고, 프로그램 모드가 설정되도록 하는 프로그램을 분석하여 컨피그레이션 단자(CF)를 설정된 소정의 시간동안 로우 레벨이 되도록 하므로, 상기 FPGA(10)의 프로그램 단자(P)가 일정한 시간동안 로우 레벨이 되어, 상기 FPGA(10)는 프로그램 모드가 된다.

상기와 같이 프로그램 모드가 설정된 상기 FPGA(10)의 데이터 입력단자(D)에 상기 피롬(30)으로부터 회로를 구성하는 프로그램이 입력되므로, 상기 FPGA(10)는 각각의 소자가 해당 결선 처리되므로, 설계된 디지털 전자회로가 형성된다.

상기 종래 기술은 제이태그(40)를 이용하여, 상기 FPGA(10)에 적합한 프로그램의 형태로 변환하는 동시에 상기 FPGA(10)를 프로그램 모드로 진입하도록 하므로, 상기 FPGA(10)를 용이하게 신규 프로그램 또는 재 프로그램 한다.

그러나 상기와 같은 종래 기술은, 별도로 제이태그(40)를 사용하여야 하므로, 가격이 비싸지는 동시에 일정한 부피를 차지하는 등의 문제가 있다.

본 발명은 컴퓨터의 전원 온/오프 없이 그리고, 별도의 전용장비 없이, 간단한 회로 구성을 이용하여 에프피지에이(FPGA)를 프로그램 모드로 설정하는 에프피지에이의 프로그램 모드 설정장치를 제공하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 일체로 구성되는 프로그램 단자가 소정 시간 동안 로우레벨이면 데이터 단자를 통하여 컴퓨터에 연결된 피롬으로부터 프로그램을 입력하는 에프피지에이와; 상기 에프피지에이의 프로그램 단자에 해당 제어신호에 의하여 소정 시간동안 로우 레벨의 신호를 인가하는 단안정바이브레이터와; 상기 에프피지에이로부터 인가되는 신호를 포함하여 앤드 연산한 신호를 상기 단안정 바이브레이터의 제어신호로 출력하는 앤드게이트와; 상기 앤드게이트의 입력단에 제어신호를 입력하는 스위치로 이루어지는 구성을 특징으로 한다.

이하, 본 발명에 의한 에프피지에이의 프로그램 모드 설정장치를 첨부된 도 면을 참조하여 설명한다.

본 발명을 설명하기 위하여 첨부된 것으로, 도3 은 본 발명에 의한 에프피지에이의 프로그램 모드 설정장치 기능 구성도 이고, 도4 는 본 발명에 의한 단안정 멀티 바이브레이터에 입력되는 신호와 출력되는 신호의 타이밍 상태 도시도 이다.

상기 도3을 참조하면, 본 발명에 의한 에프피지에이의 프로그램 모드 설정장치는, 일체로 구성되는 프로그램 단자(P)가 소정 시간동안 로우 레벨이면 데이터 단자(D)에 접속되는 컴퓨터(PC)(160)가 출력한 해당 프로그램을 저장하는 피롬(PROM)(120)으로부터 인가되는 프로그램을 입력하는 에프피지에이(FPGA)(100)와,

상기 에프피지에이(100)의 프로그램 단자(P)에 연결되고, 로우 레벨로 입력되는 해당 제어신호에 의하여 제1 저항(R1)과 콘덴서(C) 값의 연산으로 설정되는 소정의 시정수 시간동안 로우 레벨(LOW LEVEL))의 신호를 출력하여 인가하는 단안정 바이브레이터(MONO STABLE MULTIVIBRATOR)(130)와,

상기 단안정 바이브레이터(130)의 입력단자(E)에 제어신호를 인가하는 것으로, 상기 에프피지에이(100)의 입출력단자(I/O)로부터 인가되는 신호와 스위치(150)로부터 인가되는 신호를 앤드(AND) 연산(OPERATION)하고 해당 결과값을 출력하는 앤드게이트(140)와,

상기 앤드게이트(140)의 일측 입력단에 제2 저항(R2)을 통하여 인가되는 하이 레벨(HIGH LEVEL)의 신호를, 스위치 온(SWITCH ON) 상태에서 제3 저항(R3)을 통하여 접지(GROUND)로 흘리므로 로우 레벨(LOW LEVEL)의 제어신호가 입력되도록 하 는 스위치(SWITCH)(150)로 이루어지는 구성이다.

이하, 상기와 같은 구성에 의한 것으로, 본 발명에 의한 에프피지에이의 프로그램 모드 설정장치를 첨부된 도3 및 도4를 참조하여 상세히 설명한다.

상기 컴퓨터(160)를 이용하여 에프피지에이(100)에 회로를 구성하는 해당 프로그램을 작성하고, 데이터 출력 단자(D')를 통하여 피롬(120)의 데이터 입력 단자(D)에 인가하면, 상기 피롬(120)은 상기 인가되는 프로그램을 입력 저장한다.

상기 피롬(120)은 저장된 프로그램을 해당 제어신호에 의하여 데이터 출력단자(D')를 통하여 에프피지에이(100)의 데이터 입력단자(D)에서 인가되도록 출력한다.

그러나 상기 에프피지에이(100)는 프로그램 모드로 설정되는 경우에만, 상기 데이터 입력단자(D)에 인가되는 프로그램을 입력할 수 있고, 상기 에프피지에이(100)는 프로그램 단자가 일정한 시간동안 로우 레벨(LOW LEVEL)의 상태가 유지되는 경우에만, 프로그램 모드로 설정된다.

상기와 같은 에프피지에이(100)의 프로그램 단자(P)에는 단안정 바이브레이터(MONO STABLE MULTIVIBRATOR)(130)의 출력(Q) 신호가 인가된다.

상기 단안정 바이브레이터(130)는 입력단자(E)에 로우 레벨(LOW LEVEL)의 신호가 인가되는 경우, 연결된 제1 저항(R1)과 콘덴서(C)에 의하여 결정되는 시정수 시간동안 출력단자(Q)의 출력을 로우 레벨로 유지하는 특성이 있다.

일실시 예로, 상기 단안정 멀티바이브레이터(130)로 사용되는 소자가 일반 상용 부품번호 74VHC123 인 경우, 시정수는 1.0RC의 공식에 의하여 결정된다.

일실시 예로, 상기 제1 저항(R1)의 값이 510 K 오옴이고, 상기 콘덴서(C)의 값이 0.1 마이크로 파라드 인 경우, 시정수 값은 5.1 * 10의 5승 * 1.0 * 1 * 10의 마이너스 6승을 계산한 값이 되어 0.51 초의 값이 된다.

즉, 상기 단안정 바이브레이터(130)의 입력단자(E)로 로우 레벨의 제어신호가 인가되는 경우, 상기 시정수 값에 의한 0.51초 동안 출력단자(Q)로 로우 레벨의 신호를 출력하며, 상기 단안정 멀티 바이브레이터의 출력단자(Q)에 연결된 상기 에프피지에이(100)의 프로그램단자(P)는 0.51초 동안 로우 레벨을 유지하게 되므로 프로그램 모드가 설정된다.

일 실시예로, 자이링(XILINK) 사 FPGA 제품의 규격(SPECIFICATION)에 의하면, 상기 프로그램 단자(P)가 300 나노세크 이상의 시간동안 로우 레벨을 유지(ASSERT)하는 경우, 컨피그레이션 사이클(CONFIGURATION CYCLE) 또는 프로그램 모드로 동작한다.

상기와 같이 단안정 멀티바이브레이터(100)가 시정수에 의하여 소정의 설정된 시간동안 출력을 로우 레벨로 유지하기 위하여서는, 상기 입력단(E)에 로우 레벨의 신호가 인가되어야 하며, 상기 입력단(E)에는 앤드게이트(140)의 출력값이 인가된다.

상기 앤드게이트(140)의 일측 입력단은, 동작전원(Vcc)과 연결된 제2 저항(R2)에 의하여 하이 레벨(HIGH LEVEL)의 신호가 항상 인가되고, 상기 단자에는 스위치(150)와 접지에 접속되는 제3 저항(R3)이 직렬(SERIAL) 상태로 연결된다.

상기 스위치(150)가 스위치 온(SWITCH ON) 동작하는 경우, 상기 앤드 게이트(140)의 일측단에 제2 저항(R2)을 통하여 하이 레벨로 인가되는 동작전원(Vcc)이 스위치(150)와 제3 저항(R3)을 통하여 접지(GROUND)로 흐르므로, 상기 앤드게이트(140)의 일측 입력단은 로우 레벨(LOW LEVEL)로 변환된다.

상기 앤드 게이트(140)는 입력단으로 입력된 신호 들을 앤드 연산하여 출력하는 것으로, 일 측 입력단의 입력이 로우 레벨이면, 연산된 결과에 의하여 로우 레벨의 신호를 출력한다.

상기 첨부된 도4는 단안정 멀티 바이브레이터에 입력되는 신호의 특성곡선과 출력되는 신호의 특성곡선이 각각 도시되어 있다.

상기 단안정 바이브레이터(130)의 입력단자(E)에는 앤드 게이트(140)의 출력신호가 입력되며, 상기 앤드 게이트(140)는 스위치(150)의 스위치 온 동작에 의한 로우 레벨의 신호를 일측 입력단으로 입력하고 앤드(AND) 연산하여 로우 레벨의 신호를 출력하는 것으로, 상기 스위치가 스위치 온하여 앤드게이트에 인가하는 로우 레벨의 특성곡선은 상기 첨부된 도4의 상단에 도시된 것과 같이 불안정한 특성 곡선을 갖는다.

상기 앤드 게이트(140)는 입력단으로 인가되는 로우 레벨 특성곡선을 앤드 연산하여 출력하므로, 출력단에 동일한 특성곡선이 출력되며, 상기 출력은 단안정 바이브레이터(130)의 입력단자(E)에 인가된다.

상기 단안정 바이브레이터(130)는 입력단자(E)로 입력되는 로우 레벨의 신호를 처음 검출하면 제1 저항(R1)과 콘덴서(C)에 의하여 계산되는 시정수 값에 의한 시간 동안 로우 레벨의 신호를 출력하며, 상기 첨부된 도4의 하단에 도시된 것과 같은 특성곡선의 안정된 로우 레벨(LOW LEVEL) 신호를 출력한다.

상기 단안정 바이브레이터(130)는, 상기 에프피지에이(FPGA)(100)가 프로그램 모드로 진입하기 위하여 필요로 하는 시간 동안 로우레벨의 신호를 출력하도록 상기 제1 저항(R1)과 콘덴서(C) 값을 설정한다.

따라서 스위치(150)와 앤드 게이트(140)와 단안정 바이브레이터(130)를 포함하는 다수의 저항(R1, R2, R3) 및 콘덴서(C)를 이용하여, 상기 에프피지에이(100)를 용이하게 프로그램 모드에 진입한다.

상기와 같은 구성의 본 발명은, 에프피지에이를 간단하고 저렴한 회로 구성으로 프로그램 모드로 진입하도록 하는 산업적 이용효과가 있다.

또한, 간단한 스위치 회로 구성에 의하여 오동작 입력될 수 있는 로우 레벨을 단안정 바이브레이터의 시정수를 이용하여 정확한 주기로 로우 레벨 신호가 출력되도록 하므로, 에프피지에이의 프로그램 모드 진입에 신뢰성이 확보되는 사용상 편리한 효과가 있다.

Claims (6)

1. 일체로 구성되는 프로그램 단자가 소정 시간 동안 로우레벨이면 데이터 단자를 통하여 컴퓨터에 연결된 피롬으로부터 프로그램을 입력하는 에프피지에이와,

   상기 에프피지에이의 프로그램 단자에 해당 제어신호에 의하여 소정 시간동안 로우 레벨의 신호를 인가하는 단안정 바이브레이터와,

   상기 에프피지에이로부터 인가되는 신호를 포함하여 앤드 연산한 신호를 상기 단안정 바이브레이터의 제어신호로 출력하는 앤드게이트와,

   상기 앤드게이트의 입력단에 제어신호를 입력하는 스위치로 이루어지는 구성을 특징으로 하는 에프지에이의 프로그램 모드 설정장치.
2. 삭제
3. 제1 항에 있어서, 상기 단안정 바이브레이터는,

   상기 앤드게이트로부터 제어신호가 인가되면, 제1 저항과 콘덴서의 시정수에 의하여 설정된 소정 시간동안 로우 레벨의 신호를 출력하는 구성을 특징으로 하는 에프지에이의 프로그램 모드 설정장치.
4. 제1 항에 있어서, 상기 앤드게이트는,

   상기 스위치로부터 인가되는 신호와 상기 에프피지에이의 입출력단자로부터 인가되는 신호를 앤드 연산하여 출력하는 구성을 특징으로 하는 에프지에이의 프로그램 모드 설정장치.
5. 제1 항에 있어서, 상기 스위치는,

   온 동작하는 상태에서, 동작전원에 연결된 제2 저항이 상기 앤드 게이트의 일측 단자에 인가되는 하이레벨을 제3 저항을 통하여 접지로 흘리므로, 상기 앤드 게이트에 로우 레벨이 인가되도록 하는 구성을 특징으로 하는 에프지에이의 프로그램 모드 설정장치.
6. 제1 항에 있어서, 상기 에프피지에이는,

   입출력단자를 통하여 상기 앤드게이트의 일측 단자에 하이레벨 또는 로우 레벨을 인가하는 구성을 특징으로 하는 에프지에이의 프로그램 모드 설정장치.

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