KR100564563B1 - Semiconductor device having multi-layered overlay key structure - Google Patents

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KR100564563B1 KR1020000007124A KR20000007124A KR100564563B1 KR 100564563 B1 KR100564563 B1 KR 100564563B1 KR 1020000007124 A KR1020000007124 A KR 1020000007124A KR 20000007124 A KR20000007124 A KR 20000007124A KR 100564563 B1 KR100564563 B1 KR 100564563B1
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Abstract

기판상에 형성된 복수의 층들 상호간의 미스얼라인을 측정하고 보정할 수 있는 다층 구조의 오버레이 키를 갖춘 반도체 소자에 대하여 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판상의 제1층에 그 정상면보다 낮은 요부를 포함하여 형성된 제1층 오버레이 키 어미자와, 상기 제1층 위에 형성된 제2층으로 이루어지고 상기 요부 내에 형성된 제2층 오버레이 키 어미자를 포함하는 다층 구조의 오버레이 키를 갖춘다. Disclosed is a semiconductor device having a multi-layered overlay key capable of measuring and correcting misalignment between a plurality of layers formed on a substrate. The semiconductor device according to the present invention comprises a first layer overlay key mother formed in the first layer on the semiconductor substrate including a lower portion than the top surface thereof, and a second layer formed in the recess, the second layer formed on the first layer. It has a multi-layered overlay key that includes an overlay key mother.

Description

다층 구조의 오버레이 키를 갖춘 반도체 소자{Semiconductor device having multi-layered overlay key structure}Semiconductor device having multi-layered overlay key structure}

도 1은 본 발명의 일 실시예에 따른 반도체 소자에 구비된 오버레이 키의 구성을 나타낸 평면도이다. 1 is a plan view illustrating a configuration of an overlay key provided in a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2c는 도 1의 오버레이 키를 제조하는 방법을 설명하기 위한 단면도들이다. 2A through 2C are cross-sectional views illustrating a method of manufacturing the overlay key of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자에 구비된 오버레이 키의 구성을 나타낸 평면도이다. 3 is a plan view illustrating a configuration of an overlay key provided in a semiconductor device according to another embodiment of the present invention.

도 4a 내지 도 4c는 도 3의 오버레이 키를 제조하는 방법을 설명하기 위한 단면도들이다. 4A to 4C are cross-sectional views illustrating a method of manufacturing the overlay key of FIG. 3.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

2: 반도체 기판, 10: 오버레이 키, 12: 제1층 오버레이 키 어미자, 12a: 제1층, 14: 제2층 오버레이 키 어미자, 15: 박막, 16: 아들자, 32: 반도체 기판, 40: 오버레이 키, 41a: 사각 프레임 패턴, 41b: 저단차부, 42: 제1층 오버레이 키 어미자, 42a: 제1층, 44: 제2층 오버레이 키 어미자, 45: 박막, 46: 아들자. 2: semiconductor substrate, 10: overlay key, 12: first layer overlay key mother, 12a: first layer, 14: second layer overlay key mother, 15: thin film, 16: son, 32: semiconductor substrate, 40: overlay Key, 41a: square frame pattern, 41b: low stepped portion, 42: first layer overlay key mother, 42a: first layer, 44: second layer overlay key mother, 45: thin film, 46: son.

본 발명은 반도체 소자에 관한 것으로, 특히 복수의 층들이 차례로 형성되어 있는 기판상에서 상기 각 층들 사이의 미스얼라인(misalign)을 측정하고 보정할 수 있는 오버레이 키를 갖춘 반도체 소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an overlay key capable of measuring and correcting misalignment between respective layers on a substrate on which a plurality of layers are formed in turn.

일반적으로, 반도체 소자는 복수의 층으로 이루어지는 다층 구조를 갖는다. 이러한 다층 구조를 갖는 반도체 소자는 그 집적도가 높아질수록 제조 공정상 요구되는 미세 패턴의 최소 선폭이 점점 작아진다. 그 결과, 이러한 미세 패턴들을 서로 연결시킬 때, 특정 층과 그 하부에 형성되어 있거나 또는 상부에 형성될 다른 층과의 오버레이의 정확성, 즉 얼라인먼트의 정확성이 크게 요구된다. In general, a semiconductor device has a multilayer structure composed of a plurality of layers. As the degree of integration of a semiconductor device having such a multilayer structure increases, the minimum line width of the fine pattern required for the manufacturing process becomes smaller. As a result, when these fine patterns are connected to each other, the accuracy of the overlay, i.e., the accuracy of the alignment between a specific layer and another layer formed on or underneath, is greatly required.

다층 구조의 박막 및 다양한 패턴으로 이루어지는 반도체 소자의 제조 공정에 있어서, 후속 공정에서 상부층을 형성하기 위한 사진 공정은 선행하여 형성된 하부층과의 오버레이 사양을 만족시켜야 한다. 특히, 후속 공정에서 어떤 층을 형성할 때 선행하여 형성된 2개 이상의 하부 층들에 대하여 동시에 정렬시켜야 하는 경우가 있다. 이와 같은 경우에는 다중층 보정이 필요하다. In the manufacturing process of a semiconductor device consisting of a thin film having a multi-layer structure and various patterns, a photographic process for forming an upper layer in a subsequent process must satisfy an overlay specification with a previously formed lower layer. In particular, it may be necessary to simultaneously align two or more underlying layers formed earlier when forming a layer in a subsequent process. In this case, multilayer correction is necessary.

종래에는, 다중층 보정을 행하기 위하여, 정렬이 필요한 하부의 각 층들에 독립적으로 형성된 각 오버레이 키를 이용하여 각각의 층과의 오버레이 값을 구하고 이들의 평균치를 구하여 보정치를 산출하거나, 각 층 또는 어느 한 축방향에 가중치를 두어 보정값을 산출하는 방법을 이용하였다. 그러나, 서로 다른 복수의 하부층들에서는 각 층들의 오버레이 키가 서로 다른 위치에 존재하고, 그 때문에, 미스얼라인에 대한 동일한 보정값을 산출한다고 보기 어렵다. 또한, 복수의 층들 사 이의 미스얼라인을 각각 따로 측정하여야 하므로 많은 시간이 소요되는 문제가 있었다. Conventionally, in order to perform a multi-layer correction, the overlay value with each layer is obtained by using each overlay key formed independently in each lower layer to be aligned, and the average value thereof is calculated to calculate the correction value, or each layer or The method of calculating a correction value by giving weight to one axial direction was used. However, in a plurality of different underlayers, overlay keys of the respective layers exist at different positions, and therefore, it is difficult to calculate the same correction value for the misalignment. In addition, there is a problem that takes a lot of time because the misalignment between the plurality of layers to be measured separately.

즉, 종래 기술에 따른 오버레이 키를 갖춘 반도체 소자에서는 다층 구조의 박막들간의 미스얼라인을 측정할 때 측정 포인트가 변화됨으로써 그 측정의 정확도가 떨어지는 단점이 있으며, 여러 회수에 걸친 반복적 측정으로 인하여 미스얼라인을 측정하는 시간이 길어져서 생산성이 떨어지는 단점이 있다. That is, in the semiconductor device having an overlay key according to the prior art, when measuring misalignment between thin films of a multilayer structure, a measurement point is changed and thus the accuracy of the measurement is lowered. There is a disadvantage in that productivity is decreased due to a long time for measuring alignment.

본 발명의 목적은 상기의 종래 기술이 가지는 문제점을 해결하고자 하는 것으로, 다층 구조의 박막들간의 미스얼라인을 정확하게 측정할 수 있고 이들 박막들간의 미스얼라인 측정 시간을 단축시킬 수 있는 오버레이 키를 갖춘 반도체 소자를 제공하는 것이다. An object of the present invention is to solve the problems of the prior art, an overlay key that can accurately measure the misalignment between the thin film of the multi-layer structure and shorten the misalignment measurement time between these thin films It is to provide a semiconductor device provided.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판상의 제1층에 그 정상면보다 낮은 요부를 포함하여 형성된 제1층 오버레이 키 어미자와, 상기 제1층 위에 형성된 제2층으로 이루어지고 상기 요부 내에 형성된 제2층 오버레이 키 어미자를 포함하는 다층 구조의 오버레이 키를 갖춘다. In order to achieve the above object, the semiconductor device according to the present invention comprises a first layer overlay key mother formed in the first layer on the semiconductor substrate including a lower portion than the top surface, and a second layer formed on the first layer And a multi-layer overlay key comprising a second layer overlay key mother formed in the recess.

바람직하게는, 상기 요부는 단면이 박스 형상인 트렌치, 또는 단면이 메사(mesa)형인 사각 프레임에 의하여 한정되는 저단차부이다. Preferably, the recess is a low stepped portion defined by a trench having a box-shaped cross section or a rectangular frame having a mesa type cross section.

또한 바람직하게는, 상기 제2층 오버레이 키 어미자는 상기 제1층의 정상면과 동일한 높이를 가지는 정상면을 갖추고, 단면이 박스 형상인 볼록 패턴 또는 단 면이 메사(mesa)형인 사각 프레임 패턴으로 이루어진다. Also preferably, the second layer overlay key mother has a top surface having the same height as the top surface of the first layer, and has a box-shaped convex pattern having a cross section or a square frame pattern having a mesa type cross section.

본 발명에 의하면, 동일 위치에서 다층의 박막 패턴으로 이루어진 반도체 소자의 각 층들간의 오버레이 정도를 정확하고 신뢰성 있게 측정할 수 있고, 미스얼라인 측정 시간을 현저히 줄일 수 있다. According to the present invention, it is possible to accurately and reliably measure the degree of overlay between layers of a semiconductor device having a multilayer thin film pattern at the same position, and significantly reduce the misalignment measurement time.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 소자에 구비된 오버레이 키(10)의 구성을 나타낸 평면도이다. 1 is a plan view illustrating a configuration of an overlay key 10 provided in a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 상기 오버레이 키(10)는 반도체 기판상의 제1층(도시 생략)에서 상기 제1층의 정상면(頂上面)보다 낮은 요부를 포함하여 형성되는 제1층 오버레이 키 어미자(12)를 포함한다. 상기 제1층 오버레이 키 어미자(12)를 구성하는 상기 요부는 단면이 박스 형상인 트렌치에 의하여 형성된다. Referring to FIG. 1, the overlay key 10 includes a first layer overlay key mother 12 formed in a first layer (not shown) on a semiconductor substrate, the recess being lower than a top surface of the first layer. ). The recesses constituting the first layer overlay key mother 12 are formed by trenches that are box-shaped in cross section.

또한, 상기 오버레이 키(10)는 상기 제1층 오버레이 키 어미자(12)를 구성하는 상기 트렌치 내에 형성되는 제2층 오버레이 키 어미자(14)를 포함한다. 이 제2층 오버레이 키 어미자(14)는 상기 제1층 위에 형성되는 제2층으로 이루어지고, 상기 제1층 오버레이 키 어미자(12)와의 사이에 가능한 한 작은 단차를 가지도록 형성되며, 단면이 박스 형상인 볼록 패턴으로 이루어진다. 바람직하게는, 제2층 오버레이 키 어미자(14)는 상기 트렌치 내에서 상기 트렌치의 깊이와 동일한 크기의 높이를 가지도록 하여 상기 제1층의 정상면과 제2층 오버레이 키 어미자(14)의 정상면과의 사이에 단차가 없도록 한다. In addition, the overlay key 10 includes a second layer overlay key mother 14 formed in the trench constituting the first layer overlay key mother 12. The second layer overlay key mother 14 is composed of a second layer formed on the first layer, and is formed to have a step as small as possible between the first layer overlay key mother 12 and a cross section. It consists of a convex pattern which is a box shape. Preferably, the second layer overlay key mother 14 has a height equal to the depth of the trench in the trench so that the top surface of the first layer and the top surface of the second layer overlay key mother 14 are There should be no step between.

반도체 소자의 제조 공정시 오버레이 정확도를 측정하는 데 사용하기 위하여, 상기 제2층 오버레이 키 어미자(14)의 상층에는 상기 제2층 오버레이 키 어미자(14)보다 더 작은 크기를 가지고 포토레지스트 패턴으로 이루어지며 단면이 박스 형상인 볼록 패턴으로 이루어지는 아들자(16)가 형성된다. In order to use the overlay accuracy in the manufacturing process of the semiconductor device, the upper layer of the second layer overlay key mother 14 has a smaller size than the second layer overlay key mother 14 and has a photoresist pattern. A son son 16 having a convex pattern having a box-shaped cross section is formed.

상기 제1층 오버레이 키 어미자(12) 및 제2층 오버레이 키 어미자(14)는 이들 각각 또는 동시에 측정되는 상기 아들자(16)와의 오버레이 정보로부터 상기 제1층 및 제2층과 포토레지스트 패턴과의 오버레이 정확도를 측정할 수 있도록 한다. The first layer overlay key mother (12) and the second layer overlay key mother (14) are separated from the overlay information with the son (16), each of which is measured simultaneously or with the first layer and the second layer and the photoresist pattern. Allows you to measure overlay accuracy.

도시하지는 않았으나, 상기 오버레이 키(10)는 상기 아들자(16)의 하부층으로서 상기 제1층 및 제2층 오버레이 키 어미자(12, 14) 위에 형성되는 제3층(도시 생략) 또는 그 위의 제4층(도시 생략)에서 상기 제1층 및 제2층 오버레이 키 어미자(12, 14)와 인접한 위치에 형성되는 제3층 오버레이 키 어미자(도시 생략) 또는 제4층 오버레이 키 어미자(도시 생략)를 더 포함할 수 있다. Although not shown, the overlay key 10 is a third layer (not shown) formed on or above the first and second layer overlay key mothers 12 and 14 as a lower layer of the son 16. Third layer overlay key mother (not shown) or fourth layer overlay key mother (not shown) formed at positions adjacent to the first and second layer overlay key mothers 12 and 14 on a fourth layer (not shown). It may further include.

도 2a 내지 도 2c는 도 1에 도시한 오버레이 키를 제조하는 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2c는 각각 도 1의 Ⅱ-Ⅱ선 단면에 대응되는 도면들이다. 2A to 2C are cross-sectional views illustrating a method of manufacturing the overlay key shown in FIG. 1. 2A to 2C are diagrams corresponding to the section II-II of FIG. 1, respectively.

도 2a를 참조하면, 반도체 기판(2)상에 단면이 박스 형상인 트렌치로 이루어지는 제1층 오버레이 키 어미자(12)가 포함된 제1층(12a)을 형성한다. 상기 제1층(12a)을 구성하는 물질은 진행되는 반도체 소자의 제조 공정에 따라 다르다. 상기 제1층(12a)은 예를 들면 BPSG와 같은 층간절연물질로 이루어질 수 있다. Referring to FIG. 2A, a first layer 12a including a first layer overlay key mother 12 having a box-shaped trench in cross section is formed on the semiconductor substrate 2. The material constituting the first layer 12a depends on the process of manufacturing the semiconductor device. The first layer 12a may be made of, for example, an interlayer insulating material such as BPSG.

도 2b를 참조하면, 상기 제1층 오버레이 키 어미자(12)가 형성된 결과물상에 반도체 소자 형성에 필요한 단층 또는 다층의 박막으로 이루어지는 제2층(도시 생략)을 형성한 후, 이를 사진 식각 공정에 의하여 패터닝하여, 단면이 박스 형상인 볼록 패턴으로 이루어지는 제2층 오버레이 키 어미자(14)를 형성한다. 상기 제2층 오버레이 키 어미자(14)는 상기 트렌치 내에서 상기 제1층 오버레이 키 어미자(12)와의 사이에 가능한 한 작은 단차를 가지도록 형성된다. 상기 제2층 오버레이 키 어미자(14)를 구성하는 물질은 진행되는 반도체 소자의 제조 공정에 따라 다르다. 상기 제2층 오버레이 키 어미자(14)는 예를 들면 도전성 물질로 이루어질 수 있다. Referring to FIG. 2B, a second layer (not shown) formed of a single layer or a multilayer thin film required for forming a semiconductor device is formed on a resultant on which the first layer overlay key mother 12 is formed. By patterning, a second layer overlay key mother 14 having a convex pattern having a box shape in cross section is formed. The second layer overlay key mother 14 is formed to have the smallest possible step in the trench with the first layer overlay key mother 12. The material constituting the second layer overlay key mother 14 depends on the process of manufacturing the semiconductor device. The second layer overlay key mother 14 may be made of a conductive material, for example.

상기 제1층과 제2층 사이에 다른 막이 개재되어 있는 경우에는, 상기 제2층 오버레이 키 어미자(14)와 상기 제1층 오버레이 키 어미자(12)와의 단차를 최소화하기 위하여, 상기 제2층을 형성하기 전에, 상기 제1층(12a)을 덮고 있는 막들(도시 생략)을 사진 식각 공정에 의하여 패터닝하여 상기 제1층(12a)의 상기 제1층 오버레이 키 어미자(12)를 형성하는 트렌치를 완전히 노출시키는 단계를 삽입할 수도 있다. When another film is interposed between the first layer and the second layer, in order to minimize the step between the second layer overlay key mother 14 and the first layer overlay key mother 12, the second layer Prior to forming the trenches, the layers covering the first layer 12a (not shown) are patterned by a photolithography process to form the first layer overlay key mother 12 of the first layer 12a. It is also possible to insert a step that exposes completely.

상기 설명한 바와 같이, 제2층 오버레이 키 어미자(14)는 상기 제1층 오버레이키 어미자(12)를 구성하는 트렌치 내에서 상기 트렌치의 깊이와 동일한 크기의 높이를 가지도록 형성함으로써, 상기 제1층(12a)의 정상면과 제2층 오버레이 키 어미자(14)의 정상면과의 사이에 단차가 없도록 하는 것이 바람직하다. As described above, the second layer overlay key mother 14 is formed to have a height equal to the depth of the trench in the trench constituting the first layer overlay key mother 12. It is preferable that there is no step between the top face of 12a and the top face of the second layer overlay key mother 14.

도 2c를 참조하면, 상기 제2층 오버레이 키 어미자(14)가 형성된 결과물상에 예를 들면 층간절연막과 같은 단층 또는 다층 박막(15)을 형성한 후, 그 위에 포토레지스트 물질을 도포하고, 이를 패터닝하여 상기 제2층 오버레이 키 어미자(14) 보다 더 작은 크기를 가지고 단면이 박스 형상인 볼록 패턴으로 이루어지는 아들자(16)를 형성한다. Referring to FIG. 2C, after forming the single layer or multilayer thin film 15 such as, for example, an interlayer insulating film, on the resultant layer on which the second layer overlay key mother 14 is formed, a photoresist material is applied thereon, and Patterning to form a son (16) having a smaller size than the second layer overlay key mother 14 and a convex pattern having a box-shaped cross section.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자에 구비된 오버레이 키(40)의 구성을 나타낸 평면도이다. 3 is a plan view illustrating a configuration of an overlay key 40 provided in a semiconductor device according to another exemplary embodiment of the present invention.

도 3을 참조하면, 상기 오버레이 키(40)는 도 1의 경우와 마찬가지로 반도체 기판상의 제1층(도시 생략)의 정상면보다 낮은 요부를 포함하여 형성되는 제1층 오버레이 키 어미자(42)를 포함한다. 단, 본 실시예에서는 상기 제1층 오버레이 키 어미자(42)는 단면이 메사(mesa)형인 사각 프레임(frame) 패턴(41a)을 더 포함하고, 상기 요부는 상기 사각 프레임 패턴(41a)에 의하여 그 범위가 한정되는 저단차부(41b)에 의하여 형성된다. Referring to FIG. 3, the overlay key 40 includes a first layer overlay key mother 42 formed with a lower portion than a top surface of a first layer (not shown) on the semiconductor substrate as in the case of FIG. 1. do. However, in the present exemplary embodiment, the first layer overlay key mother 42 further includes a rectangular frame pattern 41a having a mesa shape in cross section, and the main portion is formed by the rectangular frame pattern 41a. It is formed by the low step part 41b in which the range is limited.

상기 저단차부(41b)에는 제2층 오버레이 키 어미자(44)가 형성되어 있다. 상기 제2층 오버레이 키 어미자(44)는 상기 제1층 오버레이 키 어미자(42)와의 사이에 가능한 한 작은 단차를 가지도록 형성된다. 바람직하게는, 상기 제2층 오버레이 키 어미자(44)는 상기 제1층 오버레이 키 어미자(42)의 상기 사각 프레임 패턴(41a)의 높이와 동일한 높이를 가지며, 상기 사각 프레임 패턴(41a)에 의해 포위된다. 상기 제2층 오버레이 키 어미자(44)는 단면이 메사형인 사각 프레임 패턴의 형태로 이루어진다. A second layer overlay key mother 44 is formed on the low step portion 41b. The second layer overlay key mother 44 is formed to have as small a step as possible with the first layer overlay key mother 42. Preferably, the second layer overlay key mother 44 has the same height as the height of the square frame pattern 41a of the first layer overlay key mother 42 and is defined by the square frame pattern 41a. Be surrounded. The second layer overlay key mother 44 is in the form of a square frame pattern having a mesa shape in cross section.

도 1을 참조하여 설명한 실시예에서와 마찬가지로, 반도체 소자의 제조 공정시 오버레이 정확도를 측정하는 데 사용하기 위하여, 상기 제2층 오버레이 키 어미자(44)의 상층에는 포토레지스트 패턴으로 이루어지며 단면이 박스 형상인 볼록 패 턴으로 이루어지는 아들자(46)가 형성된다. 상기 아들자(46)는 상기 제2층 오버레이 키 어미자(44)를 구성하는 사각 프레임 패턴에 의하여 한정되는 영역 내에서 상기 제2층 오버레이 키 어미자(44)보다 더 작은 크기를 가지도록 형성된다. As in the embodiment described with reference to FIG. 1, in order to use the overlay accuracy in the manufacturing process of the semiconductor device, the upper layer of the second layer overlay key mother 44 is formed of a photoresist pattern and has a cross-section box. A son 46 made of a convex pattern having a shape is formed. The son 46 is formed to have a smaller size than the second layer overlay key mother 44 in an area defined by the square frame pattern constituting the second layer overlay key mother 44.

도시하지는 않았으나, 상기 오버레이 키(40)는 상기 아들자(46)의 하부층으로서 상기 제1층 및 제2층 오버레이 키 어미자(42, 44) 위에 형성되는 제3층(도시 생략) 또는 그 위의 제4층(도시 생략)에서 상기 제1층 및 제2층 오버레이 키 어미자(42, 44)와 인접한 위치에 형성되는 제3층 오버레이 키 어미자(도시 생략) 또는 제4층 오버레이 키 어미자(도시 생략)를 더 포함할 수 있다. Although not shown, the overlay key 40 is a third layer (not shown) formed on or above the first and second layer overlay key mothers 42 and 44 as a lower layer of the son 46. Third layer overlay key mother (not shown) or fourth layer overlay key mother (not shown) formed at positions adjacent to the first and second layer overlay key mothers 42 and 44 on a fourth layer (not shown). It may further include.

도 4a 내지 도 4c는 도 3에 도시한 오버레이 키를 제조하는 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4c는 각각 도 3의 Ⅳ-Ⅳ선 단면에 대응되는 도면들이다. 4A through 4C are cross-sectional views illustrating a method of manufacturing the overlay key shown in FIG. 3. 4A to 4C are diagrams corresponding to the section IV-IV of FIG. 3, respectively.

도 4a를 참조하면, 반도체 기판(32)상에 단면이 메사형인 사각 프레임 패턴(41a)과 이 사각 프레임 패턴(41a)에 의하여 그 범위가 한정되는 저단차부(41b)로 이루어지는 제1층 오버레이 키 어미자(42)를 구비한 제1층(42a)을 형성한다. Referring to FIG. 4A, the first layer overlay key includes a rectangular frame pattern 41a having a mesa shape in cross section on the semiconductor substrate 32 and a low step portion 41b whose range is defined by the rectangular frame pattern 41a. The first layer 42a having the mother 42 is formed.

도 4b를 참조하면, 상기 제1층 오버레이 키 어미자(42)가 형성된 결과물상에 반도체 소자 형성에 필요한 단층 또는 다층의 박막으로 이루어지는 제2층(도시 생략)을 형성한 후, 이를 사진 식각 공정에 의하여 패터닝하여, 상기 제1 오버레이 키 어미자(42)의 저단차부(41b)에 제2층 오버레이 키 어미자(44)를 형성한다. 상기 제2층 오버레이 키 어미자(44)는 상기 사각 프레임 패턴(41a)에 의하여 한정되는 상기 저단차부(41b)의 영역 내에서 상기 사각 프레임 패턴(41a)에 의하여 완전히 포위되도록 형성되며, 상기 제1층 오버레이 키 어미자(42)와의 사이에 가능한 한 작은 단차를 가지도록 형성된다. 상기 제2층 오버레이 키 어미자(44)는 단면이 메사형으로 형성되고, 평면에서 볼 때 사각 프레임 패턴의 형상을 갖는다. Referring to FIG. 4B, a second layer (not shown) formed of a single layer or a multi-layer thin film for forming a semiconductor device is formed on a resultant on which the first layer overlay key mother 42 is formed. By patterning, a second layer overlay key mother 44 is formed on the low step portion 41b of the first overlay key mother 42. The second layer overlay key mother 44 is formed so as to be completely surrounded by the rectangular frame pattern 41a in an area of the low step portion 41b defined by the rectangular frame pattern 41a. It is formed to have a step as small as possible between the layer overlay key mother 42. The second layer overlay key mother 44 has a mesa shape in cross section and has a rectangular frame pattern in plan view.

상기 제1층(42a)과 제2층 사이에 다른 막이 개재되어 있는 경우에는, 상기 제2층 오버레이 키 어미자(44)와 상기 사각 프레임 패턴(41a)과의 단차를 최소화하기 위하여, 상기 제2층을 형성하기 전에, 상기 제1층(42a)을 덮고 있는 막들(도시 생략)을 사진 식각 공정에 의하여 패터닝하여 상기 제1층(42a)에서 상기 제1층 오버레이 키 어미자(42)를 완전히 노출시키는 단계를 삽입할 수 있다. In the case where another film is interposed between the first layer 42a and the second layer, the second layer overlay key mother 44 and the quadrangular frame pattern 41a minimize the difference between the second layer and the second layer. Prior to forming the layer, films (not shown) covering the first layer 42a are patterned by a photolithography process to completely expose the first layer overlay key mother 42 in the first layer 42a. Can be inserted.

상기 설명한 바와 같이, 상기 제2층 오버레이 키 어미자(44)는 상기 제1층 오버레이 키 어미자(42)의 사각 프레임 패턴(41a)에 의하여 한정되는 영역 내에서 상기 사각 프레임 패턴(41a)과 동일한 높이를 가지도록 하여, 이들 사이에 단차가 없도록 하는 것이 바람직하다. As described above, the second layer overlay key mother 44 has the same height as the square frame pattern 41 a in an area defined by the square frame pattern 41 a of the first layer overlay key mother 42. It is desirable to have a step so that there is no step between them.

도 4c를 참조하면, 도 2c를 참조하여 설명한 방법과 같은 방법으로 상기 제2층 오버레이 키 어미자(44)가 형성된 결과물상에 단층 또는 다층 박막(45)을 형성한 후, 그 위에 아들자(46)를 형성한다. Referring to FIG. 4C, after the second layer overlay key mother 44 is formed in the same manner as the method described with reference to FIG. 2C, the single layer or the multilayer thin film 45 is formed, and then the son 46 is formed thereon. To form.

상기 도 1의 실시예에서는 단면이 박스 형상인 트렌치로 이루어지는 제1층 오버레이 키 어미자(12)와 단면이 박스 형상인 볼록 패턴으로 이루어지는 제2층 오버레이 키 어미자(14)의 결합 만을 설명하고, 도 3의 실시예에서는 단면이 메사형인 사각 프레임 패턴(41a)과 이것에 의하여 그 범위가 한정되는 저단차부(41b)로 이루어지는 제1층 오버레이 키 어미자(42)와 단면이 메사형인 사각 프레임 패턴의 형태를 가지는 제2층 오버레이 키 어미자(44)의 결합 만을 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제1층 오버레이 키 어미자에 포함되는 요부는 단면이 박스 형상인 트렌치, 또는 단면이 메사형인 사각 프레임에 의하여 한정되는 저단차부로 될 수 있다. 또한, 상기 제2층 오버레이 키 어미자는 단면이 박스 형상인 볼록 패턴 또는 단면이 메사형인 사각 프레임 패턴으로 이루어질 수 있다. In the embodiment of FIG. 1, only the coupling between the first layer overlay key mother 12 having a box-shaped trench and the second layer overlay key mother 14 having a box-shaped convex cross section will be described. In the third embodiment, the first layer overlay key mother 42 includes a mesa-shaped rectangular frame pattern 41a having a mesa-shaped cross section, and a low step portion 41b having a limited range thereof. Although only the combination of the second layer overlay key mother 44 having a has been described, the present invention is not limited thereto. That is, the recess included in the first layer overlay key mother may be a trench having a box-shaped cross section or a low step portion defined by a rectangular frame having a mesa-shaped cross section. In addition, the second layer overlay key mother may be formed of a convex pattern having a box shape in cross section or a square frame pattern having a mesa shape in cross section.

도 1 또는 도 3에 도시한 다층 구조의 오버레이 키(10, 40)를 갖춘 반도체 소자에서, 각각의 오버레이 키(10, 40)를 사용하여 반도체 기판상에 형성된 다층 구조의 박막들간의 미스얼라인을 측정하는 방법을 설명하면 다음과 같다. In the semiconductor device having the overlay keys 10 and 40 having the multilayer structure shown in FIG. 1 or 3, misalignment between the thin films of the multilayer structure formed on the semiconductor substrate using the respective overlay keys 10 and 40. The method of measuring is as follows.

즉, 사진 공정에서 형성하는 각 오버레이 키의 아들자를 이용하여 반도체 기판상의 다층 구조의 박막들에 대하여 각각 상기 오버레이 키(10, 40)의 제1 오버레이 키 어미자(12, 42) 및 제2 오버레이 키 어미자(14, 44)와의 오버레이 상태를 선택적으로 1:1로 측정하고, 각각의 미스얼라인 정도를 평균한다. 필요에 따라, 내분법을 이용하여 가중치를 주어 특정 층에서의 오버레이 정도를 강화시킬 수도 있다. That is, the first overlay key mothers 12 and 42 and the second overlay key of the overlay keys 10 and 40 are respectively applied to the thin films of the multilayer structure on the semiconductor substrate by using the sons of the overlay keys formed in the photolithography process. The overlay state with the dams 14 and 44 is optionally measured 1: 1, and the respective degree of misalignment is averaged. If necessary, weighting may be used using the method of internalization to enhance the degree of overlay on a particular layer.

다른 방법으로서, 사진 공정에서 형성하는 각 오버레이 키의 아들자와, 상기 오버레이 키(10, 40)의 제1 오버레이 키 어미자(12, 42) 및 제2 오버레이 키 어미자(14, 44)를 동시에 이용하여 오버레이를 측정하고, 이들의 미스얼라인 정도를 평균하여 오버레이 정도로 산출할 수도 있다. Alternatively, by using the son of each overlay key formed in the photographic process, the first overlay key mother 12, 42 and the second overlay key mother 14, 44 of the overlay keys 10, 40 simultaneously. Overlays may be measured and their degree of misalignment may be averaged to calculate the degree of overlay.

본 발명에 따르면, 다층 구조를 가지는 오버레이 키를 이용하여 반도체 기판 상의 다층 구조의 박막들간의 미스얼라인을 측정함으로써, 동일 위치에서 다층의 박막 패턴으로 이루어진 반도체 소자의 각 층들간의 오버레이 정도를 정확하고 신뢰성 있게 측정할 수 있다. According to the present invention, by measuring the misalignment between the thin films of the multi-layer structure on the semiconductor substrate by using the overlay key having a multi-layer structure, the degree of overlay between each layer of the semiconductor device consisting of a multi-layered thin film pattern at the same position is accurately Can be measured reliably.

또한, 서로 다른 위치에 형성된 여러 오버레이 키들을 독립적으로 사용하지 않고, 한번의 측정으로 다중층을 구성하는 각 층들간의 미스얼라인을 측정하는 것이 가능하므로 측정 포인트가 변경되는 것을 방지할 수 있고, 따라서 미스얼라인 측정 시간을 현저히 줄일 수 있다. In addition, it is possible to measure the misalignment between the layers constituting the multilayer by using a single measurement without independently using multiple overlay keys formed at different positions, thereby preventing the measurement point from being changed. Therefore, the misalignment measurement time can be significantly reduced.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims (3)

반도체 기판상의 제1층에 그 정상면보다 낮은 요부를 포함하여 형성된 제1층 오버레이 키 어미자와, A first layer overlay key mother formed in the first layer on the semiconductor substrate, the recess having a lower portion than the top surface thereof; 상기 제1층 위에 형성된 제2층으로 이루어지고 상기 요부 내에 형성된 제2층 오버레이 키 어미자를 포함하는 것을 특징으로 하는 다층 구조의 오버레이 키를 갖춘 반도체 소자. And a second layer overlay key mother comprising a second layer formed on said first layer and formed in said recessed portion. 제1항에 있어서, 상기 요부는 단면이 박스 형상인 트렌치, 또는 단면이 메사(mesa)형인 사각 프레임에 의하여 한정되는 저단차부임을 특징으로 하는 다층 구조의 오버레이 키를 갖춘 반도체 소자. The semiconductor device according to claim 1, wherein the recess is a low step portion defined by a trench having a box-shaped cross section or a rectangular frame having a mesa-shaped cross section. 제1항에 있어서, 상기 제2층 오버레이 키 어미자는 상기 제1층의 정상면과 동일한 높이를 가지는 정상면을 갖추고, 단면이 박스 형상인 볼록 패턴 또는 단면이 메사(mesa)형인 사각 프레임 패턴으로 이루어지는 것을 특징으로 하는 다층 구조의 오버레이 키를 갖춘 반도체 소자. The method of claim 1, wherein the second layer overlay key mother has a top surface having the same height as the top surface of the first layer, and has a box-shaped convex pattern or a square frame pattern having a mesa shape. A semiconductor device having a multi-layer overlay key.
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