KR100562288B1 - plasma device and manufacturing method using the same - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 기판 위에 활성 영역을 한정하는 소자 분리 영역을 형성하는 단계, 활성 영역 일부 위에 게이트 산화막 및 게이트 폴리층을 형성하는 단계, 활성 영역의 게이트 폴리층 양쪽에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 기판 위에 산화막을 증착하는 단계, 게이트 산화막에 축적된 전하를 중화시키는 단계를 포함한다. A method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a device isolation region defining an active region on a substrate, forming a gate oxide film and a gate poly layer on a portion of the active region, impurities on both sides of the gate poly layer of the active region Doping to form a source region and a drain region, depositing an oxide film on the substrate, and neutralizing charges accumulated in the gate oxide film.

터널링, 아르곤, 게이트산화막, 플라스마 Tunneling, argon, gate oxide, plasma

Description

플라즈마 장치 및 그를 이용한 반도체 소자의 제조 방법{plasma device and manufacturing method using the same}Plasma device and manufacturing method of semiconductor device using same

도 1 내지 도 3은 본 발명의 제1 내지 제3 실시예에 따른 플라즈마 장치의 구조를 도시한 구성도이다. 1 to 3 are diagrams showing the structure of the plasma apparatus according to the first to third embodiments of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다. 4 is a cross-sectional view illustrating a structure of a semiconductor device in accordance with an embodiment of the present invention.

도 5a 내지 도 5f는 본 발명의 실시예에 따른 플라즈마 장치를 이용한 반도체 소자의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다. 5A to 5F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a plasma device according to an embodiment of the present invention in the order of their processes.

※도면의 주요 부분에 대한 부호 설명※※ Code explanation about main part of drawing ※

10 : 반도체 기판 12 : 소자 분리 영역10 semiconductor substrate 12 device isolation region

14 : 게이트 산화막 16 : 게이트 폴리층14 gate oxide film 16 gate poly layer

18 : 스페이서 20 : 층간 절연막18 spacer 20 interlayer insulating film

V1, V2 : 비아V1, V2: Via

본 발명은 플라즈마 장치 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a plasma device and a method for manufacturing a semiconductor device using the same.

반도체 소자는 기판에 소자 분리 영역 및 활성 영역이 형성되어 있다. 그리고 활성 영역에는 불순물이 도핑되어 있는 소스 영역 및 드레인 영역이 형성되어 있고, 활성 영역 위에는 게이트 산화막과 게이트 폴리층이 형성되어 있다. 또한, 게이트 폴리층을 덮는 층간 절연막, 소스 영역 및 드레인 영역과 연결되는 금속 배선 등이 형성되어 있다. In a semiconductor device, device isolation regions and active regions are formed on a substrate. A source region and a drain region doped with impurities are formed in the active region, and a gate oxide film and a gate poly layer are formed on the active region. In addition, an interlayer insulating film covering the gate poly layer, a metal wiring connected to the source region and the drain region, and the like are formed.

이러한 반도체 소자는 점점 더 소형화, 저전력화, 고속 동작을 필요로 하고 있다. 이를 만족하기 위해서 반도체 소자의 게이트 산화막을 보다 얇고 좁게 형성하고 있다. 그러나 얇고 좁은 게이트 산화막은 적은 전류로 빠른 동작을 할 수는 있지만 게이트 산화막이 얇기 때문에 외부로부터의 적은 자극에도 게이트 산화막이 손상되어 반도체 소자의 불량을 유발시킨다. Such semiconductor devices are increasingly requiring miniaturization, low power consumption, and high speed operation. To satisfy this, the gate oxide film of the semiconductor device is formed thinner and narrower. However, although the thin and narrow gate oxide film can operate quickly with a small current, the gate oxide film is thin, so that the gate oxide film is damaged even with a small amount of stimulation from the outside, resulting in a defect of the semiconductor device.

이러한 손상을 가져오는 이유 중의 하나는 반도체 소자의 제조 공정시 게이트 산화막에 전자가 과잉으로 축적되는 것을 들 수 있다. 이는 게이트 산화막을 형성한 후 층간 절연막 등의 산화막을 플라즈마 방식으로 형성할 때 과잉으로 공급되는 전자가 게이트 산화막으로 유입되어 게이트 산화막에 잔류하기 때문이다. One of the reasons for such damage is that electrons are excessively accumulated in the gate oxide film during the manufacturing process of the semiconductor device. This is because an excessively supplied electron flows into the gate oxide film and remains in the gate oxide film when the oxide film such as the interlayer insulating film is formed by the plasma method after the gate oxide film is formed.

이렇게 충전된 전하는 종래에 게이트 산화막을 두껍게 형성할 때는 문제시 되지 않았다. 그러나 게이트 산화막이 얇아 지면서 게이트 산화막이 견디지 못하고 전자가 과축적된 부분에서 전자가 없는 부분으로 이동하는 터널링(tunneling) 현상이 발생한다. 이러한 터널링 현상을 fowler-Nordheim Tunneling current(F-N tunneling current)라고 하는데 이런 현상이 발생하면 게이트 산화막이 손상되고, 손상된 게이트 산화막으로 인해 전류 흐름을 제어하기가 어려워져 결국에는 반도체 소자의 수율 및 신뢰성을 저하시키게 된다. The charge thus charged was not a problem when conventionally forming a thick gate oxide film. However, as the gate oxide film becomes thinner, a tunneling phenomenon occurs in which the gate oxide film cannot tolerate and electrons move from an overaccumulated portion to an electron free portion. This tunneling phenomenon is called fowler-Nordheim Tunneling current (FN tunneling current). When this phenomenon occurs, the gate oxide film is damaged and it is difficult to control the current flow due to the damaged gate oxide film, which in turn lowers the yield and reliability of the semiconductor device. Let's go.

따라서 상기한 문제점을 해결하기 위한 본 발명의 목적은 게이트 산화막에 전자가 축적되는 것을 최소화하여 안정적이고 신뢰성을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention for solving the above problems is to provide a method of manufacturing a semiconductor device that can ensure the stable and reliable by minimizing the accumulation of electrons in the gate oxide film.

상기한 문제점을 해결하기 위한 본 발명의 다른 목적은 게이트 산화막에 전하가 축적되는 것을 방지할 수 있는 플라즈마 장치를 제공하는 것이다. Another object of the present invention for solving the above problems is to provide a plasma device that can prevent the accumulation of charge in the gate oxide film.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판 위에 활성 영역을 한정하는 소자 분리 영역을 형성하는 단계, 활성 영역 일부 위에 게이트 산화막 및 게이트 폴리층을 형성하는 단계, 활성 영역의 게이트 폴리층 양쪽에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 기판 위에 산화막을 증착하는 단계, 게이트 산화막에 축적된 전하를 중화시키는 단계를 포함한다. A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a device isolation region defining an active region on a substrate, forming a gate oxide film and a gate poly layer on a portion of the active region, Doping impurities on both sides of the gate poly layer to form a source region and a drain region, depositing an oxide film on the substrate, and neutralizing charges accumulated in the gate oxide film.

여기서 소스 및 드레인 영역을 형성하는 단계 후 기판 전면에 금속층을 형성한 후 열처리하여 실리 사이드를 형성하는 단계, 실리사이드화 되지 않은 금속층을 제거하는 단계를 더 포함하는 것이 바람직하다. The method may further include forming a silicide by forming a metal layer on the entire surface of the substrate after forming the source and drain regions, and then removing the silicided metal layer.

또한, 중화시키는 단계 이후에 산화막을 평탄화 하는 단계, 산화막의 소정 영역을 식각하는 단계, 게이트 산화막에 축적된 전하를 중화시키는 단계를 더 포함하는 것이 바람직하다. The method may further include planarizing the oxide film after the neutralizing step, etching a predetermined region of the oxide film, and neutralizing the charge accumulated in the gate oxide film.

그리고 중화시키는 단계는 불활성 가스로 형성한 플라즈마에 게이트 산화막을 노출시켜 형성하고, 불활성 플라즈마는 Ar+를 사용하는 것이 바람직하다.The neutralizing step may be performed by exposing a gate oxide film to a plasma formed of an inert gas, and Ar + may be used as the inert plasma.

상기한 다른 목적을 달성하기 위한 본 발명에 따른 플라즈마 장치는 챔버, 챔버 내에 장차되어 있으며, 반도체 기판을 장착하기 위한 척, 챔버에 설치되어 있으며, 챔버 내에 증착용 가스를 공급하는 증착용 가스 주입부, 챔버에 설치되어 있으며, 챔버 내에 식각용 가스를 공급하는 식각용 가스 주입부, 챔버에 설치되어 있으며, 기판에 축적된 전하를 중화시키기 위해 챔버 내에 중화용 가스를 공급하는 중화용 가스 주입부, 가스에 전계를 형성하는 챔버 내에 플라즈마를 형성하기 위한 RF 파워를 포함한다. Plasma apparatus according to the present invention for achieving the above another object is installed in the chamber, the chamber, the chuck for mounting the semiconductor substrate, is installed in the chamber, the deposition gas injection unit for supplying the deposition gas in the chamber , An etching gas injection unit installed in the chamber and supplying an etching gas into the chamber, a neutralization gas injection unit installed in the chamber and supplying a neutralizing gas into the chamber to neutralize the charge accumulated in the substrate, RF power for forming a plasma in a chamber that forms an electric field in the gas.

여기서 증착용 가스 주입부와 식각용 가스 주입부는 일체형으로 형성되어 있는 것이 바람직하다. Here, it is preferable that the deposition gas injection part and the etching gas injection part are integrally formed.

또는 증착용 및 식각용 가스 주입부와 중화용 가스 주입부는 일체형으로 형성되어 있는 것이 바람직하다. Alternatively, the gas injection unit for deposition and etching and the gas injection unit for neutralization are preferably integrally formed.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부 분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다. It will now be described in detail with reference to the drawings with reference to embodiments of the present invention.

도 1 내지 도 3은 본 발명의 제1 내지 제3의 실시예에 따른 플라즈마 장치의 구조를 도시한 구성도이다. 1 to 3 are diagrams showing the structure of the plasma apparatus according to the first to third embodiments of the present invention.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 장치는 챔버(100), 척(102), 식각용 가스 주입부(106), 증착용 가스 주입부(108), 중화용 가스 주입부(110), RF 파워(104)를 포함한다. 챔버(100)는 반도체 기판에 막을 증착하거나 식각하기 위한 조건을 균일하게 유지할 수 있도록 밀폐된 공간을 제공한다. 그리고 척(102)은 챔버(100)에 반도체 소자용 기판을 반출 또는 반입하고 막을 증착하거나 식각할 때에는 기판의 위치를 유지시켜 준다. As shown in FIG. 1, the plasma apparatus according to the embodiment of the present invention includes a chamber 100, a chuck 102, an etching gas injection unit 106, a deposition gas injection unit 108, and a neutralization gas injection. The unit 110, the RF power 104. The chamber 100 provides a closed space to uniformly maintain conditions for depositing or etching a film on a semiconductor substrate. In addition, the chuck 102 maintains the position of the substrate when the semiconductor device substrate is carried in or out of the chamber 100 and the film is deposited or etched.

가스 주입부는 식각용, 증착용, 중화용 가스 주입부(106, 108, 110)로 구분될 수 있는데, 기판에 막을 증착하기 위한 가스를 주입하는 증착용 가스 주입부(106), 기판에 형성된 막을 식각하기 위한 가스를 주입하는 식각용 가스 주입부(106), 그리고 기판에 과잉 공급된 전하를 중화시키기 위한 중화용 가스 주입부(110)로 이루어진다. The gas injection unit may be divided into etching, deposition, and neutralization gas injection units 106, 108, and 110. The deposition gas injection unit 106, which injects gas for depositing a film on the substrate, and the film formed on the substrate, may be used. An etching gas injection unit 106 for injecting a gas for etching and a neutralization gas injection unit 110 for neutralizing charges excessively supplied to the substrate.

이러한 가스 주입부(106, 108, 110)는 도 2에 도시한 바와 같이, 식각용 가스 주입부(106)와 증착용 가스 주입부(108)를 일체형(112)으로 형성할 수 있고, 도 3에 도시한 바와 같이 식각용, 증착용 및 중화용 가스 주입부(106, 108, 110)를 일 체형(114)으로 형성할 수도 있다. 이는 사용되는 가스에 따라 선택할 수 있다. 즉, 식각, 증착, 중화시 사용되는 가스 중 동일하거나 또는 교체가 용이한 가스를 사용할 경우 필요에 따라 일체형으로 구성되는 것이 바람직하다. As shown in FIG. 2, the gas injection units 106, 108, and 110 may form the etching gas injection unit 106 and the deposition gas injection unit 108 as a unitary body 112, and FIG. 3. As shown in FIG. 1, the gas injection parts 106, 108, and 110 for etching, vapor deposition, and neutralization may be formed as a single body 114. This can be selected depending on the gas used. That is, when using the same or easy to replace the gas used during etching, vapor deposition, neutralization, it is preferable to be configured integrally as necessary.

그리고 RF 파워(104)는 챔버(100) 내로 유입되는 가스에 전계를 형성하여 가스를 이온화하고 활성화하여 플라즈마 상태로 만들어 준다. The RF power 104 forms an electric field in the gas flowing into the chamber 100 to ionize and activate the gas to make the plasma state.

이상 설명한 플라즈마 장치를 이용하여 반도체 소자의 제조 방법에 대하여 구체적으로 도면을 참조하여 설명하기로 한다.A method of manufacturing a semiconductor device using the plasma apparatus described above will be described in detail with reference to the drawings.

도 4는 본 발명의 실시예에 따른 반도체 소자의 구조를 도시한 단면도이고, 도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다. 4 is a cross-sectional view illustrating a structure of a semiconductor device according to an exemplary embodiment of the present invention, and FIGS. 5A to 5F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.

먼저 도4를 참조하여 반도체 소자를 설명하면, 실리콘 등의 반도체 기판(10)에 반도체 소자 등이 배치되는 활성 영역을 정의하며, 반도체 소자간에 절연을 위한 소자 분리 영역(12)이 형성되어 있다. 그리고 반도체 기판(10)의 활성 영역 일부 위에는 질화 규소 또는 산화 규소로 이루어진 게이트 산화막(14)이 형성되어 있고, 그 상부에는 다결정 규소 등으로 이루어진 게이트 폴리층(16)이 형성되어 있다. First, referring to FIG. 4, a semiconductor device is defined on a semiconductor substrate 10 such as silicon to define an active region in which semiconductor devices and the like are disposed, and device isolation regions 12 for insulation are formed between semiconductor devices. A gate oxide film 14 made of silicon nitride or silicon oxide is formed on a part of the active region of the semiconductor substrate 10, and a gate poly layer 16 made of polycrystalline silicon or the like is formed thereon.

게이트 폴리층(16) 양쪽 측벽의 반도체 기판(10) 상부에는 절연 물질로 이루어진 스페이서(18)가 형성되어 있으며, 스페이서(18) 양쪽의 반도체 기판(10)에는 n형 또는 p형의 도전형 불순물 이온이 도핑되어 있는 소스 영역 및 드레인 영역(20)이 형성되어 있다. 그리고 소스 영역, 드레인 영역(20) 및 게이트 폴리층(16)의 상부에는 접촉 저항을 감소시키기 위한 실리 사이드(26)가 형성되어 있다. Spacers 18 made of an insulating material are formed on the semiconductor substrate 10 on both sidewalls of the gate poly layer 16, and n-type or p-type conductive impurities are formed on the semiconductor substrate 10 on both sides of the spacer 18. Source and drain regions 20 doped with ions are formed. The silicide 26 is formed on the source region, the drain region 20, and the gate poly layer 16 to reduce contact resistance.

그리고 기판(10) 전면 상부에는 게이트 폴리층(16) 및 스페이서(18)를 덮는 층간 절연막(22)이 형성되어 있으며, 층간 절연막(22)에는 소스 영역(20) 및 드레인 영역(20)을 각각 노출하는 제1 및 제2 비아(V1, V2)가 형성되어 있다. An interlayer insulating layer 22 covering the gate poly layer 16 and the spacer 18 is formed on the front surface of the substrate 10, and the source region 20 and the drain region 20 are respectively formed in the interlayer insulating layer 22. Exposed first and second vias V1 and V2 are formed.

층간 절연막(22) 위에는 제1 및 제2 비아(V1, V2)를 통해 소스 영역(20) 및 드레인 영역(20)과 각각 연결되는 금속 배선(24)이 형성되어 있다. On the interlayer insulating layer 22, metal wirings 24 connected to the source region 20 and the drain region 20 through the first and second vias V1 and V2 are formed.

이상 설명한 반도체 소자의 제조 방법을 설명하면 다음과 같다. 반도체 소자는 본 발명의 제1 실시예에 따른 플라즈마 장치를 이용하여 형성한다. The manufacturing method of the semiconductor element demonstrated above is as follows. The semiconductor element is formed using the plasma apparatus according to the first embodiment of the present invention.

우선, 도 5a에 도시한 바와 같이, 반도체 기판(10) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식을 이용하여 활성 영역을 정의하는 소자 분리 영역(12)을 형성한다. LOCOS 방식은 기판의 소정 영역을 산화시켜 소자 분리 영역을 형성하는 방식이고, STI 방식은 기판에 트랜치를 형성한 후 절연 물질을 채워 소자 분리 영역(12)을 형성하는 방식이다. First, as shown in FIG. 5A, the device isolation region 12 defining the active region is formed on the semiconductor substrate 10 by using a local oxidation silicon (LOCOS) or shallow trench isolation (STI) scheme. The LOCOS method forms a device isolation region by oxidizing a predetermined region of the substrate, and the STI method forms a device isolation region 12 by forming a trench in the substrate and then filling an insulating material.

이어, 도 5b에 도시한 바와 같이, 기판(10) 위에 산화막 및 다결정 규소층을 순차적으로 형성한 후 다결정 규소층 및 산화막을 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 폴리층(16) 및 게이트 산화막(14)을 형성한다. 이때, 게이트 산화막(14)은 반도체 소자를 저전력으로 고속 동작을 구현하기 위해서 최소한의 두께로 형성한다. 바람직하게는 40Å 이하로 형성한다. Subsequently, as shown in FIG. 5B, an oxide film and a polycrystalline silicon layer are sequentially formed on the substrate 10, and then the polycrystalline silicon layer and the oxide film are patterned by a photolithography process using a mask to form the gate poly layer 16 and the gate oxide film. (14) is formed. In this case, the gate oxide layer 14 is formed to a minimum thickness in order to implement a high speed operation of the semiconductor device at low power. Preferably it is formed at 40 kPa or less.

이어, 도 5c에 도시한 바와 같이, 이후 게이트 폴리층(16)을 덮도록 기판(10) 전면에 질화 규소(SiNx)를 증착하여 질화막을 형성한다. 이 후, 질화막을 에치백하여 게이트 폴리층(16)의 측벽에 스페이서(18)를 형성한다. Subsequently, as illustrated in FIG. 5C, silicon nitride (SiNx) is deposited on the entire surface of the substrate 10 to cover the gate poly layer 16 to form a nitride film. Thereafter, the nitride film is etched back to form a spacer 18 on the sidewall of the gate poly layer 16.

이어, 도 5d에 도시한 바와 같이, 게이트 폴리층(16)을 덮도록 산화막을 형성한 후 게이트 폴리층(16)의 상부에만 남겨지도록 패터닝하여 캡 산화막을 형성한다.Subsequently, as shown in FIG. 5D, an oxide film is formed to cover the gate poly layer 16 and then patterned to remain only on the gate poly layer 16 to form a cap oxide film.

여기서 산화막을 형성하는 방법을 좀더 구체적으로 설명하면 먼저 게이트 폴리층(16)이 형성되어 있는 기판을 플라즈마 장치의 척(102)에 장착한 후 챔버(100) 내에 삽입한다. 그런 다음 플라즈마 장치의 증착용 가스 주입부(108)를 통해 챔버(100)에 증착용 가스를 주입한다. 증착용 가스로는 O2등이 사용된다. Here, the method of forming the oxide film will be described in more detail. First, the substrate on which the gate poly layer 16 is formed is mounted on the chuck 102 of the plasma apparatus and then inserted into the chamber 100. Then, the deposition gas is injected into the chamber 100 through the deposition gas injection unit 108 of the plasma apparatus. O2 etc. are used as a vapor deposition gas.

이후 RF 파워(104)로 증착용 가스를 플라즈마화 하여 기판에 증착되도록 한다. 이때 챔버(100) 내에 존재하던 전하들이 게이트 산화막(14)에 충전될 수 있다. 따라서 산화막을 형성한 후 게이트 산화막(14)에 충전되어 있는 전하들을 중화시켜 제거하는 과정을 실시하는 것이 바람직하다. After that, the deposition gas is plasma-deposited by the RF power 104 to be deposited on the substrate. In this case, charges existing in the chamber 100 may be charged in the gate oxide layer 14. Therefore, after forming the oxide film, it is preferable to perform a process of neutralizing and removing the charges charged in the gate oxide film 14.

중화 과정은 먼저 챔버(100) 내에 중화용 가스 주입부(110)를 통해 불활성 가스인 중화용 가스를 주입한다. 중화용 가스로는 불활성인 아르곤 가스를 사용하는 것이 바람직하다. 그리고 RF 파워로 중화용 가스를 플라즈마화하여 게이트 산화막(14)에 플라즈마가 침투되도록 한다. 침투한 아르곤 플라즈마는 이미 충전되어 있는 (-) 전하와 결합해 (-) 전하가 제거되도록 한다. The neutralization process first injects the neutralization gas, which is an inert gas, through the neutralization gas injection unit 110 into the chamber 100. It is preferable to use an inert argon gas as a neutralizing gas. Then, the neutralizing gas is converted into plasma by RF power so that the plasma penetrates into the gate oxide film 14. The infiltrated argon plasma combines with the negative charge already charged to remove the negative charge.

다음으로 캡 산화막을 마스크로 활성 영역에 도전형 불순물 이온을 도핑하여 소스 영역(20) 및 드레인 영역(20)을 형성한다. 이때 주입되는 이온은 인(P), 붕소(B) 등을 주입한다. 이후 캡 산화막을 제거한다. Next, the source region 20 and the drain region 20 are formed by doping conductive type impurity ions in the active region using the cap oxide film as a mask. In this case, the implanted ions are implanted with phosphorus (P), boron (B) and the like. The cap oxide film is then removed.

도 5e에 도시한 바와 같이, 기판(10) 전면에 실리사이드용 금속층(20A), 보호 금속층(20B)을 순차적으로 형성한다. 실리 사이드용 금속층(20A)은 코발트를 증착하여 형성하고 보호 금속층은 Ti, TiN, Ti/TiN 등을 증착하여 형성할 수 있다. 그런 다음 기판을 1차 열처리하여 실리 사이드(26)를 형성한다. As shown in FIG. 5E, the silicide metal layer 20A and the protective metal layer 20B are sequentially formed on the entire surface of the substrate 10. The silicide metal layer 20A may be formed by depositing cobalt, and the protective metal layer may be formed by depositing Ti, TiN, Ti / TiN, or the like. The substrate is then first heat treated to form the silicide 26.

도 5f에 도시한 바와 같이, 실리 사이드화 되지 않은 실리사이드용 금속층(20A) 및 보호 금속층(24B))을 제거한다. 그런 다음 기판을 2차 열처리 하여 실리 사이드(26)를 안정화 시킨다. 이어, 기판(10) 전면에 절연 물질로 층간 절연막(22)을 형성한다. As shown in Fig. 5F, silicide-free silicide metal layer 20A and protective metal layer 24B) are removed. Then, the substrate is subjected to a second heat treatment to stabilize the silicide 26. Subsequently, an interlayer insulating layer 22 is formed of an insulating material on the entire surface of the substrate 10.

층간 절연막(22)은 산화막, 질화막 등으로 형성할 수 있다. 이들은 SOG(spin on glass) 방법, 플라즈마 방법 등으로 형성할 수 있다. 이중 플라즈마 방법을 이용하여 산화막을 형성할 경우에는 산화막 형성 후 기판을 아르곤 플라즈마에 노출시켜 게이트 산화막(14)을 중화시킨다. The interlayer insulating film 22 can be formed of an oxide film, a nitride film, or the like. These can be formed by a spin on glass (SOG) method, a plasma method, or the like. When the oxide film is formed using the dual plasma method, the gate oxide film 14 is neutralized by exposing the substrate to argon plasma after the oxide film formation.

중화는 본 발명의 실시예에 따른 플라즈마 장치에서 O2 가스를 이용하여 산화막을 형성할 때 플라즈마로 존재하는 산소가 게이트 산화막(14)에 충전될 수 있기 때문에 충전되어 있는 전하를 제거하기 위해서이다. 중화 과정은 캡산화막을 형성한 이후에 실시한 중화 과정과 동일하다. The neutralization is for removing the charged charges because oxygen present in the plasma can be charged in the gate oxide film 14 when the oxide film is formed using the O 2 gas in the plasma apparatus according to the embodiment of the present invention. The neutralization process is the same as the neutralization process performed after the cap oxide film is formed.

그런 다음 층간 절연막(22) 위에 감광막을 형성한 후 층간 절연막(22)을 식각하여 소스 영역 및 드레인 영역(20)을 노출하는 비아(V1, V2)를 형성한다. Then, after the photoresist layer is formed on the interlayer insulating layer 22, the interlayer insulating layer 22 is etched to form vias V1 and V2 exposing the source region and the drain region 20.

이후 도 4에서 보는 바와 같이, 층간 절연막(22) 위에 도전층을 형성한 후 패터닝하여 비아(V1, V2)를 통해 소스 및 드레인 영역(20)과 연결되는 금속 배선(24)을 형성한다. Subsequently, as shown in FIG. 4, a conductive layer is formed on the interlayer insulating layer 22 and then patterned to form a metal line 24 connected to the source and drain regions 20 through the vias V1 and V2.

비아는 건식 식각 또는 습식 식각 등으로 형성할 수 있다. 습식 식각은 식각액에 담궈 식각이 되도록 하고, 건식 식각은 플라즈마 장치 등을 이용하여 식각 가스로 식각한다. The vias may be formed by dry etching or wet etching. The wet etching is immersed in the etchant to be etched, and the dry etching is etched by the etching gas using a plasma apparatus or the like.

본 발명에 따른 플라즈마 장치를 이용한 식각은 먼저 기판을 척(102)을이용하여 챔버(100) 내에 삽입한 후 식각용 가스 주입부(106)를 통해 챔버(100) 내에 식각용 가스를 주입한다. 그런 다음 RF 파워를 통해 식각용 가스를 플라즈마화하고 플라즈마에 의해 기판의 소정 부분이 식각 되도록 한다. 이때 사용되는 식각 가스로는 CF4가스를 사용할 수 있다. In the etching using the plasma apparatus according to the present invention, the substrate is first inserted into the chamber 100 using the chuck 102 and then the etching gas is injected into the chamber 100 through the etching gas injection unit 106. Then, the etching gas is plasmaated by RF power, and a predetermined portion of the substrate is etched by the plasma. In this case, CF4 gas may be used as the etching gas.

비아(V1, V2)를 플라즈마 장치를 이용하여 형성할 경우에는 기판(10)을 아르곤 플라즈마에 노출시켜 게이트 산화막(140)에 축적되어 있을 수 있는 전자를 중화시키는 것이 바람직하다. 기판을 중화시키는 과정은 기 설명한 중화 과정과 동일하다. When vias V1 and V2 are formed using a plasma apparatus, it is preferable to expose the substrate 10 to argon plasma to neutralize electrons that may be accumulated in the gate oxide film 140. The process of neutralizing the substrate is the same as the process of neutralization described above.

이후 필요에 따라 층간 절연막과 금속 배선을 형성하는 공정이 더 추가될 수 있다. 이때 층간 절연막을 본 발명의 실시예에 따른 플라즈마 장치로 산화막을 형성하거나, 산화막에 금속 배선을 하부층과 연결하기 위한 비아를 형성하는 공정 후에는 기판을 아르곤 플라즈마에 노출시켜 게이트 산화막에 충전되어 있을 수 있는 전하를 중화시켜 제거하는 것이 바람직하다.Thereafter, a process of forming the interlayer insulating film and the metal wiring may be further added as necessary. In this case, the interlayer insulating film may be filled with the gate oxide film by exposing the substrate to argon plasma after forming the oxide film using the plasma apparatus according to the exemplary embodiment of the present invention, or after forming a via for connecting the metal wiring to the lower layer. It is desirable to neutralize and remove any charge present.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상 기술된 바와 같이 플라즈마 장치를 이용하여 산화막을 형성하거나, 산화막을 식각 한 후에 기판을 아르곤 플라즈마에 노출시켜 게이트 산화막에 유입되어 축전된 전하를 중화시켜주면 게이트 산화막에 게이트 절연막이 터널링 되는 현상을 방지할 수 있다. 따라서 게이트 산화막의 손상을 최소화할 수 있어 고품질의 신뢰성 있는 반도체 소자를 제공할 수 있다. As described above, when the oxide film is formed by using the plasma apparatus or the oxide film is etched, the substrate is exposed to argon plasma to neutralize the charged charge flowing into the gate oxide film, thereby preventing the gate insulating film from tunneling. can do. Therefore, damage to the gate oxide film can be minimized, thereby providing a high quality and reliable semiconductor device.

Claims (8)

기판 위에 활성 영역을 한정하는 소자 분리 영역을 형성하는 단계,Forming a device isolation region defining an active region over the substrate, 상기 활성 영역 일부 위에 게이트 산화막 및 게이트 폴리층을 형성하는 단계,Forming a gate oxide layer and a gate poly layer on a portion of the active region; 상기 활성 영역의 게이트 폴리층 양쪽에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,Doping impurities on both sides of the gate poly layer of the active region to form a source region and a drain region, 상기 기판 위에 산화막을 증착하는 단계,Depositing an oxide film on the substrate; 상기 게이트 산화막에 축적된 전하를 중화시키는 단계를 포함하는 반도체 소자의 제조 방법.Neutralizing the charge accumulated in the gate oxide film. 제1항에서,In claim 1, 상기 소스 및 드레인 영역을 형성하는 단계 후 상기 기판 전면에 금속층을 형성한 후 열처리하여 실리 사이드를 형성하는 단계,After forming the source and drain regions, forming a metal layer on the entire surface of the substrate and then performing heat treatment to form silicides; 상기 실리사이드화 되지 않은 금속층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.And removing the non-silicided metal layer. 제1 또는 제2 항에서,The method of claim 1 or 2, 상기 중화시키는 단계 이후에 상기 산화막을 평탄화 하는 단계,Planarizing the oxide film after the neutralizing step; 상기 산화막의 소정 영역을 식각하는 단계,Etching a predetermined region of the oxide film, 상기 게이트 산화막에 축적된 전하를 중화시키는 단계를 더 포함하는 반도체 소자의 제조 방법.And neutralizing the charge accumulated in the gate oxide film. 제1항에서,In claim 1, 상기 중화시키는 단계는 불활성 가스로 형성한 플라즈마에 상기 기판을 노출시켜 상기 플라즈마가 상기 게이트 산화막에 침투하도록 하는 것인 반도체 소자의 제조 방법.And the neutralizing step exposes the substrate to a plasma formed of an inert gas so that the plasma penetrates into the gate oxide film. 제4항에서, In claim 4, 상기 불활성 플라즈마는 Ar+인 반도체 소자의 제조 방법.The inert plasma is a method of manufacturing a semiconductor device is Ar +. 삭제delete 삭제delete 삭제delete
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