KR100561933B1 - 속도 매칭 회로, 코딩 장치 및 디코딩 장치 - Google Patents

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Abstract

무선 통신 시스템에서 신호의 속도를 조정하기 위한 코딩 장치는, 디지털 입력을 이 입력보다 더 많은 수의 비트를 갖는 코딩된 출력으로 변환하는 코딩 회로, 상기 코딩된 출력의 다수의 워드를 조합하고 이 다수의 워드로부터 다수의 인터리빙된 워드를 포함하는 블록을 생성하기 위한 인터리빙 회로, 및 상기 데이터 블록으로부터 비트를 교체하거나 반복하기 위한 교체 회로 또는 반복 회로를 포함한다. 상기 교체 또는 반복 회로는 전송 채널의 각 프레임 동안 전송을 위한 데이터 워드들을 제공하기 위해 삭제 또는 반복 패턴을 사용한다. 상기 삭제 또는 반복 패턴은 상기 코딩 회로 및 상기 인터리빙 회로의 특성에 따라 선택된다.

Description

속도 매칭 회로, 코딩 장치 및 디코딩 장치{RATE MATCHING CIRCUIT, CODING DEVICE AND DECODING DEVICE}
본 발명은 일반적으로 디지털 통신 시스템에 관한 것으로 좀 더 구체적으로 디지털 입력을 코딩하여, 이 디지털 입력보다 더 많은 수의 비트를 갖는 코딩된 입력을 발생시키기 위한 통신 시스템에 관한 것이다. 순방향 오류 정정(FEC: Forward Error Correction)이 이 방식으로 작동하고, 또한 컨벌루션 코딩(convolutional coding)은 순방향 오류 정정 시스템의 일 예이다.
컨벌루션 코딩 시스템에서, 디지털 입력이 컨벌루션 코딩 회로에 의해 코딩되어 컨벌루션 코딩 회로에 입력된 매 비트 수(k)마다 더 많은 비트 수(n)가 출력으로 제공된다. 컨벌루션 코딩 회로에 대한 코드율은 입력 비트 수(k)의 코딩된 출력 비트 수(n)에 대한 비율로서 정의된다. 그러므로, 예를 들어, 컨벌루션 코딩 회로에 입력된 각 비트에 대해 2개의 출력 비트가 나올 때 코드율은 1/2이 된다. 비트 수에서의 이러한 증가는 신호 비트 속도에서의 감소를 야기한다.
다양한 종래의 컨벌루션 코딩 알고리즘이 이용가능하며, 각 알고리즘은 특정 코드율을 갖는다. 회로의 출력에 대한 데이터 속도가 통신 채널을 포함하는 통신 회로의 잔여 회로에 대한 필요조건과 부합하도록 코드율을 조정하는 것이 바람직할 것이다. 예를 들어, 코드율을 증가시키기 위해 컨벌루션 코딩된 출력으로부터 선택된 비트를 제거하기 위한 삭제 패턴을 포함하는 교체 회로를 통해 컨벌루션 코딩된 출력을 통과시키는 것이 공지되어 있다. 대안적으로, 코드율을 감소시키기 위해 출력의 선택된 비트를 반복하기 위한 반복 회로를 통해 출력을 통과시키는 것이 가능하다.
미국 특허(US 5,668,820호)와 미국 특허(US 5,511,082호)는 각각 전술한 유형의 교체된 컨벌루션 코딩 시스템을 구비한 디지털 통신 시스템을 개시한다.
본 발명은 특히 코딩된 출력을 가지며, 코딩된 출력 신호의 다수의 워드가 코딩 장치 내에서 인터리브된 코딩 장치에 관한 것이다. 인터리빙은 전송 시스템의 오류 성능을 개선하기 위해 사용되는 널리 공지된 기술이다. 통신 시스템내의 융통성, 예를 들어 비트 속도, 인터리빙 깊이, 데이터의 가변 속도 등과 같은 여러 특성을 갖는 데이터를 처리하는 능력에 대한 필요조건이 증가하고 있다. 코딩된 출력의 인터리빙을 갖는 코딩 장치에서 종래의 가변 속도 컨벌루션 코딩 회로(또는 다른 FEC 코딩 회로)의 사용은 컨벌루션 코더의 출력 비트 속도에 적응할 수 있도록 인터리빙 회로를 필요로 한다. 그러므로 출원인은 데이터의 인터리빙이 데이터 스트림의 코딩 후, 그러나, 속도 매칭 전(즉, 교체 또는 비트 반복 전)에 실행되어야 한다는 것을 인식하였다. 그러나, 이것은 속도 매칭 회로에 의해 실행되는 교체 또는 비트 반복이 인터리빙 회로에 의해 발생되는 비트 구조에 대해 적절하지 않을 수 있다는 문제를 가져온다. 예를 들어, 교체된 비트에 대해 선택된 비트가 디지털 입력에서 동일하거나 인접한 비트에 관한 정보를 제공할 가능성이 있다. 이것은 입력 신호의 그 부분에 대한 전송에서의 오류 가능성을 증가시킨다.
본 발명의 제 1 측면에 따라, 데이터 블록에서 비트 수를 조정하기 위한 속도 매칭 회로가 제공되는데, 이 데이터 블록은 디지털 입력에 대한 코딩 회로의 작동에 의해 발생되는 코딩된 출력에 대한 인터리빙 회로의 작동에 의해 발생되는 다수의 인터리브된 워드들을 포함하고, 코딩된 출력은 디지털 입력보다 더 많은 수의 비트를 갖고, 속도 매칭 회로는 전송 채널의 각 프레임동안 전송을 위해 데이터 비트를 제공하기 위한 속도 매칭 패턴을 사용하여 데이터 블록에서 비트 수를 조정하기 위한 수단을 구비하되, 코딩 회로와 인터리빙 회로의 특성에 따라 속도 매칭 패턴을 선택하기 위한 수단이 제공되는 것을 특징으로 한다.
속도 매칭 패턴은 각 데이터 블록내의 어떤 비트가 반복될 것인지 또는 교체될 것인지(punctured)를 나타내는 패턴(1 및 0의 패턴)을 의미한다.
본 발명에 따라, 인터리빙 회로는 가변 속도 데이터 소스에 대해 고정 코드율 또는 제한된 다수의 코드율을 갖는 코딩 회로와 인터페이스하기 위해 선택되기 때문에, 인터리빙 회로는 적응될 필요성이 없다. 그 후에 교체 회로 또는 반복 회로는 전송 채널을 거쳐 전송을 위해 출력 비트 속도가 적절하도록 조정하기 위해 인터리브된 워드에 대해 작동한다. 그 후 삭제 또는 반복 패턴은, (ⅰ) 비트의 삭제의 경우에서, 디지털 입력(교체 회로에 대한 입력 전에 코딩되고 인터리빙됨)에 대해 최소의 유해 효과를 가지거나, 또는 (ⅱ) 비트의 반복의 경우에서, 반복이 전송을 위한 출력에 대해 최대의 유익한 효과를 가지고 디지털 입력의 하나의 부분에 집중되지 않는 방법으로 선택된다.
본 발명에 따라, 또한 입력 신호의 속도 매칭을 달성하는 단일 교체 또는 반복 단계는 (순방향 오류 정정 특성을 변경함으로써) 입력 신호의 전송 품질을 제어할 뿐 아니라 순차적인 전송을 위해 적합하도록, 예를 들어 전송 채널의 최대 비트 속도와 부합하도록 출력 비트 속도를 조종하는데 사용될 수 있다. 이것은 서비스 필요조건의 품질과 채널 용량 고찰에 대한 개별적인 속도 매칭 단계의 필요성을 회피한다.
데이터 블록내의 각 인터리브된 워드에 대한 패턴은 블록 내의 인접한 인터리브된 워드 또는 워드들에 대해 오프셋될 수 있다. 블록 인터리빙 회로에 대해, 인터리브된 블록의 인접한 워드들 내로의 상이한 비트의 타겟팅(targeting)은 코딩된 출력 워드로부터의 인접한 비트가 반복/삭제 패턴에 의해 타겟되는 것으로부터 보호하는 하나의 방법이다.
상기 패턴은 인터리빙 회로의 인터리빙 깊이의 함수로서 선택될 것이다.
코딩이 컨벌루션 코딩을 포함하는 것이 바람직하고, 삭제 또는 반복 패턴은 예를 들어, 컨벌루션 코딩 회로의 제약 길이(constraint length)를 고려할 것이다.
속도 매칭 회로는 출력 비트 속도가 제어되게 하고, 이것은 다수의 디지털 입력이 단일 캐리어 상에서 다중화되어야 할 때 특정한 응용을 갖는다. 이 목적을 위해, 통신 시스템은 각 디지털 입력을 각각 코딩하기 위한 다수의 코딩 장치와, 단일 전송 채널 상에서 전송 시스템에 의한 순차적인 전송을 위해 코딩 장치의 출력 데이터 워드들을 조합하기 위한 멀티플렉서를 포함할 것이다. 상이한 코딩 장치의 출력은 상이한 데이터 속도를 갖도록 선택될 수 있으며, 이 때, 조합된 데이터 속도는 전송 채널의 채널 용량에 대응하게 된다.
본 발명의 제 2 측면에 따라, 본 발명에 따라 만들어진 속도 매칭 회로, 나아가 인터리빙 회로 및 코딩 회로를 더 포함하는 코딩 장치가 제공된다.
본 발명의 제 3 측면에 따라, 다수의 인터리브된 워드를 포함하는 수신된 데이터 블록으로서, 상기 데이터 블록 내의 비트 수를 조정하기 위해 속도 매칭 회로에 의해 처리된 데이터 블록을 포함하는 코딩된 디지털 신호를 디코딩하기 위한 디코딩 장치로서, 상기 속도 매칭 회로의 작동을 반전시키기 위해 속도 매칭 패턴에 따라 상기 데이터 블록 내의 비트 수를 조정하기 위한 수단을 구비하여 이를 통해 인터리브된 워드를 복구하는 데이터 복구 회로와, 복수의 디인터리브된 워드 각각을 생성하기 위한 수단을 구비하는 역 인터리빙 회로와, 채널 디코더를 포함하는 디코딩 장치가 제공되는데, 이 디코딩 장치는 상기 속도 매칭 패턴을 코딩 및 인터리빙 특징에 따라 선택하기 위한 수단이 제공되는 것을 특징으로 한다.
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본 발명은 이제 첨부된 도면을 참조하여 예를 통해 기술될 것이다.
도 1은 코딩 장치를 사용하여 전송 시스템을 구현하도록 요구된 요소의 개략도.
도 2는 코딩 장치를 통한 비트 스트림의 개략도.
도 3은 본 발명의 디코딩 장치를 구현하도록 요구된 요소의 개략도.
도 1은 비트 수를 증가시키는 방법으로 디지털 입력을 코딩하기 위한 코딩 장치의 실시예를 도시한다. 이것은 순방향 오류 정정 특성을 제공하기 위한 표준적 접근이고, 또한 컨벌루션 코딩은 하나의 공통 예이다. 도 1에서 도시한 바와 같이, 채널 코딩 단계(예를 들어 컨벌루션 코딩) 이후에 프레임 간 인터리빙이 오고, 또 인터리빙된 출력이 교체 또는 비트 반복일 수 있는 속도 매칭을 받게 된다. 교체 또는 비트 반복은 인터리빙 회로(16)의 매트릭스로부터 다수의 비트를 타겟으로 하는 삭제/반복 패턴을 사용하여 실행된다. 상기 패턴은 디지털 입력의 모든 비트가 인터리빙 회로(16)의 출력의 타겟되지 않은 비트로부터 도출될 수 있는 방법으로, 코딩 및 인터리빙 동작의 함수로서 선택된다.
도 1은 2개의 데이터 입력(12, 22)으로부터 단일 데이터 채널 상에 전송하기 위한 통신 시스템(10)을 도시한다. 각 데이터 입력은 입력의 컨벌루션 코딩을 실행하고 또한 코딩된 데이터가 최대 채널 용량을 갖는 이용가능한 전송 채널에서 변조될 수 있도록 속도 매칭을 실행하는 각 코딩 장치(13, 23)와 결합된다.
각 코딩 장치(13, 23)는 각 채널 코딩 회로(14, 24)를 포함한다. 도 1의 예에서 채널 코딩 회로는 데이터 입력의 컨벌루션 코딩을 실행한다. 표준 컨벌루션 코딩 회로는 이용가능한데, 상기 회로는 입력 비트 수(k)를 더 많은 출력 비트 수(n)로 변환하며, 순방향 오류 정정이 구현될 수 있는 이점을 갖는다. 코드율은 코딩 회로의 출력 비트 수에 대한 입력 비트 수의 비율로 표시되고, 표준 컨벌루션 코딩 회로는 예를 들어 1/2, 1/3, 1/4의 코드율로 사용될 수 있다. 컨벌루션 코딩 회로는 일반적으로 시프트 레지스터, 함수 발생기, 메모리 및 멀티플렉서를 포함한다. 컨벌루션 코딩 회로의 각 출력 비트는 코딩 회로의 제약 길이(메모리 길이)에 따라, 주어진 이전의 다수의 입력 신호의 비트 상에서 수행된 공지된 함수를 포함한다. 추가적인 오류 정정 특성을 제공하기 위해 입력 비트 상에서 실행되는 일부 함수 변환 뿐만 아니라 입력 비트의 직접 출력으로의 매핑(maping)이 있을 수 있다. 대안적으로, 입력 비트의 직접적인 매핑이 없을 수도 있다. 코딩 회로의 출력은 원시 데이터 입력뿐 아니라 오류 정정 작동에 적합한 추가 데이터도 재생하기 위하여 대응하는 디코딩 회로에 의해 디코딩될 수 있다.
컨벌루션 코딩된 출력 워드는 다수의 컨벌루션 출력 워드들을 조합하고, 대응하는 다수의 인터리브된 워드들을 포함하는 데이터 블록을 생성하기 위한 인터리빙 회로(16, 26)에 공급된다. 인터리빙 회로의 가장 간단한 형태는 (인터리빙 깊이에 대응하는) 다수의 입력 워드들로 인터리빙 매트릭스를 한 행 한 행(row by row) 채우고 이 데이터를 한 열 한 열(column by column) 출력하는 블록 인터리버를 포함한다. 다른 인터리빙 구성이 또한 공지되어 있다. 이러한 과정은 일반적으로 데이터의 전송이 전송 채널의 두절에 의해 야기되는 오류에 대한 영향을 적게 받게 한다.
인터리브된 출력이 컨벌루션 코딩 회로의 코드율을 효과적으로 변경하는 속도 매칭 회로(18, 28)에 공급되어서, 출력 비트 속도가 더욱 정밀하게 제어가능하다. 이러한 속도 매칭은 인터리브된 데이터 블록의 교체(즉 비트 제거) 또는 비트 반복을 포함할 수 있다. 코드율을 증가시키기 위해 컨벌루션 코딩된 출력을 교체하는 것이 공지되어 있고, 또한 이것의 예가 미국 특허(US 5,511,082호)에서 주어진다.
전술한 코딩 장치의 구조의 이점은 속도 매칭 동작이 코딩 동작의 다음에 오는 것이어서, 그 결과 인터리빙 회로(16, 26)는 데이터 소스의 비트 속도에 의해 제어되는 일정 입력 비트 속도 및 컨벌루션 코딩 회로(14, 24)로부터 야기되는 비트 속도에서의 감소를 갖는다는 점이다. 따라서, 적응 인터리빙 회로에 대한 필요성은 회피된다.
본 발명에 따라, 속도 매칭 패턴은 인터리빙 회로 및 코딩 회로의 동작에 따라 선택된다. 이것은 도 2a 내지 도 2d를 참조하여 더 상세하게 기술되어질 것이다.
속도 매칭 회로(18, 28)는 또한 특정 데이터 입력에 대한 채널 코딩이 예를 들어, 전송 채널의 오류 수행에 관계한 특정한 서비스 품질의 필요조건에 대응하도록 조절되게 한다. 조합에서 속도 매칭 회로(18, 28)는 한번 다중화된 신호의 전체 비트 속도가 전송 채널 용량을 초과하지 않는다는 것을 보장하도록 또한 사용된다. 그러므로, 단일 속도 매칭 동작은 개개의 데이터 입력에 관한 전송 채널의 특정 필요조건을 얻을 뿐 아니라, 조합된 데이터 정보가 성공적으로 전송될 수 있는 것을 보장하도록 사용될 수 있다. 개개의 데이터 채널의 달성가능한 오류 수행과 조합된 데이터 속도 사이에서 절충(trade off)이 있을 것이지만, 이러한 고찰은 각 코딩 장치에 대해 단일 속도 매칭 회로로 달성된다.
2개의 코딩 장치(13, 23)의 출력은 단일 채널을 거쳐 전송을 가능하게 하기 위하여 다중 회로(30)에 의해 함께 다중화된다. 다중 회로의 출력은 실질적으로 채널을 거쳐 전송하기 위한 데이터의 프레임이고, 또한 이 프레임은 크기면에서 인터리브된 데이터의 하나의 블록에 대응할 것이다. 프레임 데이터는 컨벌루션 변조 및 전송 회로(34)에 의한 순차적인 전송을 위해 프레임 내 인터리빙 회로(32)에 의해 인터리브될 것이다.
도 1에서 도시된 코딩 장치(13, 23)의 작동은 도 2a 내지 도 2d를 참조하여 더욱 상세하게 도시된다.
도 2a는 예시용으로 코딩 장치에 공급되는 입력 데이터 비트의 시퀀스를 도시한다. 이것들은 미리 결정된 비트 수의 워드들 또는 도시한 바와 같이 연속된 데이터 스트림으로 배열될 수 있다.
채널 코딩 회로(14, 24)는 입력 데이터 스트림에 컨벌루션 코딩을 적용하고 더 많은 비트 수를 갖는 비트 스트림을 발생시킨다. 도 2에서 보여준 예에서, 컨벌루션 코딩 회로는 도시한 바와 같이 길이(k)의 데이터 스트림을 길이(n)의 스트림으로 변환하는데, 상기 변환은 전송을 위한 비트 수를 n/k만큼 효과적으로 증가시킨다. 인터리빙은 코딩된 데이터 워드들에 적용되고 도 2에서 보여준 예에서 프레임 간 인터리빙 회로(16)는 코딩된 데이터 스트림으로부터 8-비트 워드들 상에서 동작하고 4의 깊이를 갖는 블록 인터리빙 알고리즘을 적용한다. 이리하여, 인터리빙 회로 비트 방식(bitwise)은 4개의 열과 8개의 행의 인터리빙 매트릭스를 한 행 한 행 채운다.
도 2c에서 나타난 데이터의 블록은, 함께 다중화될 때 모든 신호가 이용가능한 전송 채널에 의해 처리될 수 있는 데이터 스트림을 생성하도록 비트 속도를 변경하기 위해 삭제 또는 반복 패턴에 종속된다.
삭제 또는 반복 패턴이, 삭제되거나 반복된 비트가 디지털 입력으로부터의 모든 비트를 복구시키지 않도록 선택되어야 한다는 것을 출원인은 알게 되었다.
일 예로서, 낮은 제약 길이의 컨벌루션 코딩 회로가 사용된다는 가정이 이루어질 수 있다. 이것의 효과는 코딩된 데이터와 입력 데이터 사이를 거의 직접적인 매핑이 있어서, 인접한 코딩된 데이터 비트가 디지털 입력 신호의 인접한 비트에 관한 정보를 제공할 것이라는 것이다. (ⅰ) 비트의 삭제의 경우에서, 입력 데이터의 이러한 삭제된 부분에 대한 전송에서의 오류 가능성이 증가되고, (ⅱ) 비트 반복의 경우에 있어서, 이러한 반복이 전송의 전체 오류 수행을 개선하기 위하여 잉여 용량이 입력 데이터 스트림을 거쳐 고르게 분배되어야 하기 때문에, 인접한 입력 비트의 삭제 또는 반복은 회피되어야 한다. 낮은 교체 속도에 대한 디지털 입력에서 인접한 비트의 삭제가 회피될 수 있다.
인터리빙 회로(16, 26)의 출력에 삭제 또는 반복을 단순히 적용하면, 인터리빙 깊이(열의 수)와 삭제/반복 속도에 따라 열악한 결과를 초래할 수 있다. 예를 들어, 도 2c에 의해 나타난 데이터의 블록이 (한 열 한 열씩) 판독될 때, 매 4번째 비트가 삭제되거나 또는 반복된다면, 제 1 행(A11 내지 A14)과 제 5 행(A31 내지 A34)에서 4개의 인접한 비트를 삭제하거나 반복하게 되는 결과가 있을 것이다.
따라서, 도 2d에서 도시한 삭제/반복 패턴에서 삭제 또는 반복할 비트는 인터리빙 매트릭스의 각 행에서 하나의 그러한 비트의 최대값으로 갖도록 선택되어졌다. 도 2d에서 도시한 특정 예에서, 각 인터리브된 워드(44)에 대한 삭제 패턴은 블록 내에 있는 인접한 인터리브된 워드 또는 워드들에 대해 오프셋된다. 예를 들어, 인터리브된 워드(44a)는 워드에 적용된 (10000100)의 삭제/반복 패턴을 가지는데 반하여, 인터리브된 워드(44b)는 워드에 적용된 (01000010)의 삭제/반복 패턴을 가지며, 기타도 이것처럼 된다. 인접한 열에서의 패턴을 오프셋함으로써 인접한 비트를 삭제 또는 반복하는 문제가 회피되고 상기 패턴은 간단하게 구현된다.
더 일반적인 경우에서 삭제/반복 패턴 선택의 세부 사항은 인터리빙 매트릭스의 크기 및 삭제 또는 반복의 양에 달려있을 것이다. 특히, 인터리빙 매트릭스는 도 2a 내지 도 2d에서 도시한 간단한 예보다도 오히려 더 클 수 있다. N 열을 갖는 매트릭스에 대해, 적합한 삭제/반복 패턴은 매 P 비트에서 한 비트를 선택하고 매트릭스에 걸쳐 한 행 한 행씩 진행함으로써 얻어질 수 있다. P가 예를 들어 N+1과 동일하다면 도 2d에서의 패턴과 유사한 패턴은 인접한 열이 하나의 행만큼 오프셋된 패턴이 될 것이다.
또한, 인터리빙 회로(16, 26)는 위의 예로 나타내는 인터리빙 회로보다 더욱 복잡할 수 있다. 본 발명에 따른 코딩 장치에서 사용하기에 적합한 많은 대안적인 인터리빙 회로, 예를 들어 매트릭스가 판독되기 전에 인터리빙 매트릭스의 열을 재배열하는 많은 대안적인 인터리빙 회로가 당업자에게 공지될 것이다. 그러므로, 삭제/반복 패턴은 인터리빙 회로의 특성을 고려하도록 변경될 필요가 있을 것이다. 이것을 행하는 하나의 방법은 (매 P에 있는 하나의 비트를 말하는) 최대 삭제/반복 속도를 결정하는 것이고, 매 P 번째 비트가 세팅되는 인터리빙 회로에 입력 데이터 스트림을 적용하는 것이다. 그 후 인터리빙 회로로부터의 출력은 적합한 삭제/반복 패턴이 있다. 도 2d의 삭제/반복 패턴이 매 5 번째 비트가 세팅되는 데이터 스트림을 인터리빙 회로(16, 26)에 적용함으로써 얻어질 수 있다는 것을 알 수 있을 것이다.
도 2d에서 도시한 패턴은 허용된 교체 또는 비트 반복의 최대 양을 나타낸다. 이 경우에서, 하부 교체 또는 반복 속도에 대해, 요구된 최종 비트 속도를 얻기 위해 삭제 또는 반복 비트의 비율을 단지 선택할 수 있다.
교체 제한은 일반적인 제한으로 설정되거나, 또는 심지어 동적으로 각 데이터 입력 채널에 대해 결정될 수 있다. 이 경우에서, 정확한 교체를 위한 결정론적인 알고리즘 또는 매핑은 임의의 특정 교체 속도를 얻도록 고안될 수 있다. 균일하지 않은 교체 그리드(grid)가 또한 고려될 수 있다.
교체 또는 반복 패턴은 최대 인터리빙 깊이에 대해 결정될 것이고, 또한 통신 시스템 내의 상이한 코딩 장치를 위하고 상이한 인터리빙 깊이를 갖는 패턴은 보다 큰 패턴의 감소된 다수의 열로 한정될 수 있다. 그 후 전송을 위한 각 프레임은 인터리빙 깊이에 종속하는 가능한 교체 열(예를 들어 44a, 44b) 중의 하나와 결 합될 수 있고, 또한 각 프레임에 대한 특정 교체 또는 반복은 추가적으로 신호를 보내는 것 없이 각 코딩 회로의 인터리빙 깊이의 인식으로부터 수신 회로에 의해 간단히 결정될 수 있다.
2개의 입력 채널이 단일 채널을 거쳐 전송되도록 함께 다중화된 것으로 도면에서 도시될지라도, 물론 더 많은 수의 입력 채널을 서로 다중화하는 것이 가능하다.
컨벌루션 코딩이 코딩 기술의 하나의 특정 예로서 기술되었지만, 블록 코딩 구성이나 터보(turbo) 코딩과 같은 다른 FEC 구성은 당업자에게 명백할 것이다.
본 발명의 하나의 특정 응용은 이동 원격통신국에서 기지국으로의 상향 링크(up-link) 신호에 대한 것인데, 여기에서 이동국은 상이한 유형의 데이터 소스를 제공할 수 있다. 다양한 다른 인터리빙 선택이 당업자에게 명백할지라도, 간단한 블록 인터리버가 기술되어졌다. 어떠한 인터리빙 방법이 선택되더라도, 본 발명에 의해 구현된 반복 또는 삭제 패턴은 삭제/반복 패턴이 원시 데이터 시퀀스를 고려하여 선택되도록 인터리빙 동작의 효과를 고려하고 있다.
디코딩 장치는 완벽한 통신 시스템을 형성하기 위한 수신 시스템의 일부로 서 요구될 수 있다. 디코딩 장치의 예는 도 3에서 개략적으로 도시되고, 또한 역 다중화(de-multiplexed) 입력을 수신하는 데이터 복구 회로(50)를 포함한다. 복구된 데이터는 역 인터리빙 회로(52) 및 채널 디코더(54)에 공급된다.
교체된 전송을 위해, 데이터 복구 회로(50)는 교체된 비트 내에 더미(dummy) 비트를 채운다. 이것은 역 인터리빙이 코딩 입력 시퀀스를 복구하도록 수행되지만 몇몇 더미 비트로 수행되도록 한다. 디코딩 회로는 공지된 인터리빙 매트릭스 및 공지된 교체 패턴으로부터 더미 비트의 위치를 도출할 수 있고, 그 때문에 원시 데이터 시퀀스의 복구 동안 더미 비트를 무시할 수 있다.
반복된 비트를 갖는 전송에 대해, 데이터 복구 회로(50)는 비트 반복을 제거할 것이지만, 보다 낮은 오류 가능성을 갖는 각 비트의 값의 추정을 제공하기 위해 그러한 반복을 또한 사용할 것이다. 소프트 조합 기술은 수신된 다수의 반복으로부터 관계된 비트에 대해 최상의 확률 값을 도출하도록 사용될 수 있다.
기술된 코딩 시스템은 셀 방식의 무선 전화 네트워크에서 상향 링크 전송에 대해서만 사용될 수 있으나, 그 시스템은 그러한 네트워크에서는 상향 및 하향 링크 전송 채널 모두에 대해서 사용될 수 있다. 상기 시스템은 국제 이동 통신 시스템(UMTS) 무선 통신 네트워크에서 구현될 수 있다.
본 발명은 UMTS같은 무선 통신 시스템에 응용할 수 있다.

Claims (10)

  1. 데이터 블록내의 비트 수를 조정하기 위한 속도 매칭 회로로서, 상기 데이터 블록은 디지털 입력에 대한 코딩 회로의 작동에 의해 발생되는 코딩된 출력에 대한 인터리빙 회로(interleaving circuit)의 작동에 의해 발생되는 다수의 인터리브된 워드들을 포함하고, 상기 코딩된 출력은 상기 디지털 입력보다 더 많은 비트 수를 갖고, 상기 속도 매칭 회로는 전송 채널의 각 프레임 동안 전송을 위한 데이터 비트를 제공하기 위해 속도 매칭 패턴을 사용하여 상기 데이터 블록 내의 상기 비트 수를 조정하기 위한 수단을 구비하는 상기 속도 매칭 회로에 있어서,
    상기 코딩 회로 및 상기 인터리빙 회로의 특성에 따라 상기 속도 매칭 패턴을 선택하기 위한 수단이 제공되는 것을 특징으로 하는 속도 매칭 회로.
  2. 제 1항에 있어서, 상기 속도 매칭 패턴은 상기 디지털 입력의 모든 비트가 연속적으로 인터리브된 블록에 있는 상기 비트의 나머지 비트로부터 도출될 수 있는 방법으로 선택되는 것을 특징으로 하는 속도 매칭 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 데이터 블록 내에서 각 인터리브된 워드를 위한 상기 속도 매칭 패턴은 상기 블록 내의 인접한 인터리브된 워드 또는 워드들에 대하여 오프셋되는 것을 특징으로 하는 속도 매칭 회로.
  4. 제 1항 또는 제 2항에 있어서, 상기 속도 매칭 패턴은 상기 인터리빙 회로의 상기 인터리빙 깊이의 함수로서 선택되는 것을 특징을 하는 속도 매칭 회로.
  5. 제 1항 또는 제 2항에 기재된 속도 매칭 회로를 포함하는 코딩 장치로서,
    인터리빙 회로 및 코딩 회로를 더 포함하는 코딩 장치.
  6. 다수의 인터리브된 워드를 포함하는 수신된 데이터 블록으로서, 상기 데이터 블록 내의 비트 수를 조정하기 위해 속도 매칭 회로에 의해 처리된 데이터 블록을 포함하는 코딩된 디지털 신호를 디코딩하기 위한 디코딩 장치로서, 상기 속도 매칭 회로의 작동을 반전시키기 위해 속도 매칭 패턴에 따라 상기 데이터 블록 내의 비트 수를 조정하기 위한 수단을 구비하여 이를 통해 인터리브된 워드를 복구하는 데이터 복구 회로와, 복수의 디인터리브된 워드 각각을 생성하기 위한 수단을 구비하는 역 인터리빙 회로와, 채널 디코더를 포함하는, 디코딩 장치에 있어서,
    상기 속도 매칭 패턴을 코딩 및 인터리빙 특성에 따라 선택하기 위한 수단이 제공되는 것을 특징으로 하는, 디코딩 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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