KR100555454B1 - Manufacturing Method of SOI Transistor - Google Patents
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Abstract
본 발명인 SOI 트랜지스터의 제조 방법은, 실리콘 기판상에 일정 깊이의 홀을 갖는 제1 산화막을 형성하는 단계와, 그 홀내에 제1 게이트 도전막을 형성하는 단계와, 제1 게이트 도전막의 상부 일정 부분이 노출되도록 제1 산화막의 일부를 식각하는 단계와, 제1 게이트 도전막의 노출 부분상에 제2 산화막을 형성하는 단계와, 제1 산화막 및 제2 산화막 상에 일정 두께의 실리콘막을 형성하는 단계와, 실리콘막 상에 게이트 산화막 및 제2 게이트 도전막을 형성하는 단계와, 제2 게이트 도전막의 측벽에 스페이서를 형성하는 단계와, 실리콘막의 선택된 영역에 소스 영역 및 드레인 영역을 각각 형성하는 단계, 및 제2 게이트 도전막, 소스 영역 및 드레인 영역상에 실리사이드층을 형성하는 단계를 포함한다.The method for manufacturing an SOI transistor according to the present invention includes forming a first oxide film having a hole having a predetermined depth on a silicon substrate, forming a first gate conductive film in the hole, and a predetermined upper portion of the first gate conductive film. Etching a portion of the first oxide film to be exposed, forming a second oxide film on the exposed portion of the first gate conductive film, forming a silicon film having a predetermined thickness on the first oxide film and the second oxide film, Forming a gate oxide film and a second gate conductive film on the silicon film, forming a spacer on the sidewall of the second gate conductive film, forming a source region and a drain region in a selected region of the silicon film, respectively, and a second Forming a silicide layer on the gate conductive film, the source region and the drain region.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더 상세하게는 SOI(Silicon On Insulator) 구조를 갖는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a transistor having a silicon on insulator (SOI) structure.
SOI 구조의 실리콘막으로 제조된 트랜지스터는 일반적인 벌크 실리콘 기판상에 제조된 트랜지스터에 비하여 많은 이점들, 예컨대 빠른 속도 및 높은 집적도 등을 제공한다. 과거에, SOI 응용 범위는 비싼 제조 비용과 SOI 웨이퍼의 열악한 단결정 품질로 인하여 넓지 못했다. 그러나, 최근에는 SOI 실리콘막의 품질 향상과 매몰 산화막의 품질 향상 등으로 인하여 그 응용 범위가 점차 넓어지고 있는 추세이다.Transistors made of silicon films of SOI structures offer many advantages over transistors fabricated on conventional bulk silicon substrates, such as high speed and high integration. In the past, SOI application ranges have not been wide due to high manufacturing costs and poor single crystal quality of SOI wafers. However, recently, due to the improvement of the quality of the SOI silicon film and the improvement of the quality of the buried oxide film, the application range is gradually increasing.
SOI 트랜지스터는 넌-풀리 디플리티드(non-fully depleted) SOI 트랜지스터와 풀리 디플리티드(fully depleted) SOI 트랜지스터로 대별된다. 넌-풀리 디플리티드 SOI 트랜지스터는 실리콘막 두께가 채널의 최대 디플리션 폭보다 더 큰 경우이고, 풀리 디플리티드 SOI 트랜지스터는 실리콘막 두께가 채널의 최대 디플리션 폭보다 더 작은 경우이다. 이 중에서 폴리 디플리티드 SOI 트랜지스터는 부-문턱(sub-threshold) 기울기가 이상적인 60mV/dec에 근접하여 오프-상태 전류가 감소하는 등 많은 장점이 있다.SOI transistors are roughly divided into non-fully depleted SOI transistors and fully depleted SOI transistors. The non-pully depleted SOI transistor is the case where the silicon film thickness is larger than the maximum depletion width of the channel, and the pulley depleted SOI transistor is the case where the silicon film thickness is smaller than the maximum depletion width of the channel. Among these, poly-dipped SOI transistors have a number of advantages, such as reduced off-state current, with a sub-threshold slope close to the ideal 60mV / dec.
그러나, 이와 같은 풀리 디플리티드 SOI 트랜지스터에 있어서, 문턱 전압을 낮추기 위하여 바디 영역의 불순물 농도를 낮게 형성하는데, 이로 인하여 디플리션 전하가 감소된다는 단점이 있다. 문턱 전압은 실리콘막의 두께 변화에 매우 민감하다. 이 외에도, 풀리 디플리티드 SOI 트랜지스터에 있어서, 실리콘막의 두께 감소는 소스/드레인 직렬 저항을 증가시켜 소자의 동작 속도를 느리게 한다. 이를 방지하기 위해서 종래에는 소스/드레인 영역에 실리사이드를 형성하였지만, 실리콘막의 두께가 너무 작아서 적절한 두께의 실리사이드를 형성하기가 용이하지 않았다.However, in such pulley depleted SOI transistors, the impurity concentration in the body region is lowered to lower the threshold voltage, which reduces the depletion charge. The threshold voltage is very sensitive to the change in thickness of the silicon film. In addition to this, in pulley depleted SOI transistors, reducing the thickness of the silicon film increases the source / drain series resistance, which slows down the operation of the device. In order to prevent this, in the past, silicide was formed in the source / drain region, but the silicon film was too small to easily form a silicide having an appropriate thickness.
한편, 채널 역할을 하는 바디 부분이 플로팅(floating) 상태가 됨에 따라 브레이크다운 전압 감소 또는 회로의 일부분의 신호 전달 지연으로 인하여 회로 동작의 오류가 생기는 플로팅 바디(floating body) 효과는, 넌-풀리 디플리티드 SOI 트랜지스터에 비하여 비교적 적지만, 여전히 풀리 디플리티드 SOI 트랜지스터의 동작 특성을 저해시킨다.On the other hand, the floating body effect, in which a circuit operation error occurs due to a breakdown voltage decrease or a signal propagation delay of a part of the circuit as the body part serving as the channel becomes a floating state, is a non-pully device. While relatively small compared to pleated SOI transistors, they still hinder the operating characteristics of pulley depleted SOI transistors.
플로팅 바디 현상을 완화하기 위해 바디 컨택을 형성하거나, 또는 백 게이트 전극을 형성하여 바디의 전위를 제어하는 방법이 제안된 바 있다. 바디 컨택을 형성하는 방법은 소자의 부피가 증가된다는 단점이 있으며, 백 게이트를 형성하는 방법은 에피층을 갖는 웨이퍼 두 장을 접합시키는 웨이퍼 접합 공정을 사용하여야 한다는 단점이 있다. 특히 웨이퍼 접합 공정에 의하면, SOI 막의 두께를 얇게 하기가 용이하지 않으며, 더욱이 SOI 막 두께를 균일하게 하기가 용이하지 않다.In order to alleviate the floating body phenomenon, a method of forming a body contact or forming a back gate electrode to control the potential of the body has been proposed. The method of forming the body contact has the disadvantage of increasing the volume of the device, and the method of forming the back gate has the disadvantage of using a wafer bonding process in which two wafers having an epi layer are bonded. In particular, according to the wafer bonding process, it is not easy to make the thickness of the SOI film thin, and it is not easy to make the SOI film thickness uniform.
본 발명이 이루고자 하는 기술적 과제는 SOI 막의 두께를 얇게 형성하면서 소스/드레인 저항을 감소시킬 수 있는 SOI 트랜지스터를 제조하는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing an SOI transistor capable of reducing a source / drain resistance while forming a thin SOI film.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 SOI 트랜지스터의 제조 방법은, 실리콘 기판상에 일정 깊이의 홀을 갖는 제1 산화막을 형성하는 단계; 상기 홀내에 제1 게이트 도전막을 형성하는 단계; 상기 제1 게이트 도전막의 상부 일정 부분이 노출되도록 상기 제1 산화막의 일부를 식각하는 단계; 상기 제1 게이트 도전막의 노출 부분상에 제2 산화막을 형성하는 단계; 상기 제1 산화막 및 제2 산화막 상에 일정 두께의 실리콘막을 형성하는 단계; 상기 실리콘막 상에 게이트 산화막 및 제2 게이트 도전막을 형성하는 단계; 상기 제2 게이트 도전막의 측벽에 스페이서를 형성하는 단계; 상기 실리콘막의 선택된 영역에 소스 영역 및 드레인 영역을 각각 형성하는 단계; 및 상기 제2 게이트 도전막, 상기 소스 영역 및 상기 드레인 영역상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing an SOI transistor according to the present invention, forming a first oxide film having a hole of a predetermined depth on a silicon substrate; Forming a first gate conductive film in the hole; Etching a portion of the first oxide film so that an upper portion of the first gate conductive film is exposed; Forming a second oxide film on the exposed portion of the first gate conductive film; Forming a silicon film having a predetermined thickness on the first oxide film and the second oxide film; Forming a gate oxide film and a second gate conductive film on the silicon film; Forming a spacer on sidewalls of the second gate conductive layer; Forming a source region and a drain region in the selected region of the silicon film, respectively; And forming a silicide layer on the second gate conductive layer, the source region, and the drain region.
여기서, 상기 실리콘막을 형성하는 단계는, 상기 제1 산화막의 일부를 식각하여 상기 실리콘 기판의 일부를 노출시키는 단계; 선택적 실리콘 에피택셜 성장법을 이용하여 상기 제1 및 제2 산화막상에 실리콘 에피택셜층을 형성하는 단계; 및 상기 실리콘 에피택셜층을 폴리싱하는 단계를 포함하는 것이 바람직하다. 특히, 상기 실리콘 에피택셜층을 폴리싱하는 단계는 화학적 기계적 연마법을 사용하여 수행하는 것이 바람직하다.The forming of the silicon layer may include etching a portion of the first oxide layer to expose a portion of the silicon substrate; Forming a silicon epitaxial layer on the first and second oxide films using a selective silicon epitaxial growth method; And polishing the silicon epitaxial layer. In particular, the polishing of the silicon epitaxial layer is preferably performed using chemical mechanical polishing.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명에 따른 SOI 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing an SOI transistor according to the present invention.
먼저, 도 1을 참조하면, 실리콘 기판(100)상에 일정 깊이의 홀(110)을 갖는 제1 산화막 패턴(120)을 형성한다. 이를 위하여, 도면에는 나타나지 않았지만, 실리콘 기판(100)상에 제1 산화막 및 포토레지스트막을 순차적으로 형성한다. 이어서 통상의 리소그라피법에 따른 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 제1 산화막의 홀(110)이 형성될 부분을 노출시킨다.. 이어서, 포토레지스트막 패턴에 의해 노출된 부분을 식각한다. 이 때, 식각은 제1 산화막의 일정 깊이에 대하여 수행한다. 다음에 포토레지스트막 패턴을 제거하면 일정 깊이의 홀(110)을 갖는 제1 산화막 패턴(120)이 형성된다.First, referring to FIG. 1, a first oxide layer pattern 120 having holes 110 having a predetermined depth is formed on a silicon substrate 100. To this end, although not shown in the drawing, a first oxide film and a photoresist film are sequentially formed on the silicon substrate 100. Subsequently, exposure and development according to a conventional lithography method are performed to form a photoresist film pattern (not shown). The photoresist film pattern exposes a portion where the hole 110 of the first oxide film is to be formed. Next, the portion exposed by the photoresist film pattern is etched. At this time, etching is performed for a predetermined depth of the first oxide film. Next, when the photoresist layer pattern is removed, a first oxide layer pattern 120 having holes 110 having a predetermined depth is formed.
다음에 도 2를 참조하면, 제1 산화막 패턴(120)의 홀(도 1의 110) 내에 백 게이트 전극으로 사용될 제1 게이트 도전막 패턴(130)을 형성한다. 즉, 도 1의 구조체 전면에 제1 게이트 도전막, 예컨대 폴리실리콘막을 형성한 후에, 연마 공정을 사용하여 폴리실리콘막의 상부를 제거한다. 상기 연마 공정은 화학적 기계적 연마(Chemical Mechanical Polishing)법을 사용하여 수행하는 것이 바람직하며, 제1 산화막 패턴(120)의 상부 표면 및 제1 게이트 도전막 패턴(130)의 상부 표면을 모두 노출시킨다.Next, referring to FIG. 2, a first gate conductive layer pattern 130 to be used as a back gate electrode is formed in a hole (110 of FIG. 1) of the first oxide layer pattern 120. That is, after the first gate conductive film, such as a polysilicon film, is formed over the entire structure of FIG. 1, the upper portion of the polysilicon film is removed using a polishing process. The polishing process is preferably performed by using chemical mechanical polishing, and exposes both the upper surface of the first oxide film pattern 120 and the upper surface of the first gate conductive film pattern 130.
다음에 도 3을 참조하면, 제1 게이트 도전막 패턴(130)의 상부 일정 부분이 노출되도록 제1 산화막 패턴(120)의 일부를 다시 식각하여 제1 산화막 패턴(120')을 형성한다. 그리고, 노출된 제1 게이트 도전막 패턴(130)을 완전히 둘러싸는 제2 산화막(140)을 형성한다. 이 제2 산화막(140)은 게이트 절연막으로 사용되므로 매우 얇은 두께를 갖도록 한다.Next, referring to FIG. 3, a portion of the first oxide layer pattern 120 is etched again to expose a portion of the upper portion of the first gate conductive layer pattern 130 to form a first oxide layer pattern 120 ′. In addition, a second oxide layer 140 is formed to completely surround the exposed first gate conductive layer pattern 130. Since the second oxide film 140 is used as the gate insulating film, it has a very thin thickness.
다음에 도 4를 참조하면, 제1 산화막 패턴(120') 및 제2 산화막(140) 상에 제1 두께(T1)의 실리콘막(150)을 형성한다. 이를 위하여, 전면에 제1 산화막(120)의 일부를 노출시키는 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴을 식각 마스크로 제1 산화막 패턴(120')을 식각하여 실리콘 기판(100)의 일부를 노출시킨다. 이어서, 실리콘 기판(100)의 실리콘 입자를 종자로 하는 통상의 선택적 에피택셜 성장(selective epitaxial growth)법을 사용하여 제1 두께(T1)의 실리콘막(150)을 형성한다.Next, referring to FIG. 4, the silicon film 150 having the first thickness T 1 is formed on the first oxide film pattern 120 ′ and the second oxide film 140. To this end, a photoresist film pattern (not shown) for exposing a part of the first oxide film 120 is formed on the entire surface. A portion of the silicon substrate 100 is exposed by etching the first oxide layer pattern 120 ′ using the photoresist layer pattern as an etching mask. Subsequently, a silicon film 150 having a first thickness T 1 is formed by using a conventional selective epitaxial growth method using seeds of silicon particles of the silicon substrate 100.
다음에 도 5를 참조하면, 제1 두께(T1)의 실리콘막(도 4의 150)의 상부 일정 부분을 제거하여 제1 두께(T1)보다 얇은 제2 두께(T2)의 실리콘막(150')을 형성한다. 실리콘막(도 4의 150)을 제거하기 위하여 식각법을 사용할 수도 있지만, 화학적 기계적 연마법을 사용하는 것이 더 바람직하다. 도면에서 점선으로 나타낸 부분은 화학적 기계적 연마법에 의해 제거된 부분을 나타낸다. 그리고 실리콘막(150')의 두께(T2), 즉 채널이 형성될 영역에서의 실리콘막(150')의 두께와 제1 산화막 패턴(140)의 두께의 합은 20-40㎚가 되도록 하여 풀리 디플리티드 SOI 트랜지스터에 적합하도록 한다.The next to Figure 5, a silicon layer of a first thickness (T 1) a silicon film thinner second thickness (T 2) greater than the first thickness by removing the upper portion a portion (T 1) (150 in Fig. 4) of the Form 150 '. Although etching may be used to remove the silicon film (150 in FIG. 4), chemical mechanical polishing is more preferred. In the drawings, the portions indicated by dashed lines indicate portions removed by chemical mechanical polishing. Then, the thickness T 2 of the silicon film 150 ′, that is, the sum of the thickness of the silicon film 150 ′ and the thickness of the first oxide film pattern 140 in the region where the channel is to be formed is 20-40 nm. It is suitable for pulley depleted SOI transistors.
다음에 도 6을 참조하면, 도 5의 구조체상에 얇은 게이트 산화막(160)을 형성한다. 이어서, 플로팅 게이트로 사용될 제2 게이트 도전막 패턴(170)을 형성한다. 이를 위하여 게이트 산화막(160)상에 게이트 도전막, 예컨대 폴리실리콘막을 도포한다. 이어서 적절한 저항값을 갖도록 폴리실리콘막을 도핑시킨다. 그리고 통상의 리소그리피법을 사용한 노광 및 현상을 수행하여 폴리실리콘막상에 포토레지스트막 패턴을 형성한다. 이어서 포토레지스트막 패턴을 식각 마스크로 폴리실리콘막을 식각하여 제2 게이트 도전막 패턴(170)을 형성한다. 이와 같이 제2 게이트 도전막 패턴(170)을 형성한 후에는 그 양 측벽에 스페이서(180)를 형성한다.Next, referring to FIG. 6, a thin gate oxide film 160 is formed on the structure of FIG. 5. Subsequently, a second gate conductive layer pattern 170 to be used as a floating gate is formed. For this purpose, a gate conductive film, such as a polysilicon film, is coated on the gate oxide film 160. Then, the polysilicon film is doped to have an appropriate resistance value. Exposure and development using a conventional lithography method are performed to form a photoresist film pattern on the polysilicon film. Subsequently, the polysilicon layer is etched using the photoresist layer pattern as an etch mask to form the second gate conductive layer pattern 170. After forming the second gate conductive layer pattern 170, spacers 180 are formed on both sidewalls of the second gate conductive layer pattern 170.
다음에 도 7을 참조하면, 실리콘막(150')의 선택된 영역에 소스 영역(190) 및 드레인 영역(200)을 각각 형성한다. 이를 위하여, 소스 영역(190) 및 드레인 영역(200)을 노출시키는 포토레지스트막 패턴을 형성한 후에, 이 포토레지스트막 패턴을 이온 주입 마스크로 하여 불순물 이온을 주입시킨다. 그리고 포토레지스트막 패턴을 제거하고, 소정의 열처리를 수행하여 주입된 불순물 이온들을 드라이브 인 확산시킨다. 그러면 소망하는 충분히 두꺼운 소스 영역(190) 및 드레인 영역(200)을 형성시킬 수 있다.Next, referring to FIG. 7, the source region 190 and the drain region 200 are formed in the selected region of the silicon film 150 ′, respectively. For this purpose, after the photoresist film pattern exposing the source region 190 and the drain region 200 is formed, impurity ions are implanted using the photoresist film pattern as an ion implantation mask. The photoresist film pattern is removed, and a predetermined heat treatment is performed to drive the implanted impurity ions into the drive-in diffusion. The desired sufficiently thick source region 190 and drain region 200 can then be formed.
다음에 도 8을 참조하면, 통상의 실리사이드(silicide) 형성 공정을 사용하여 제2 게이트 도전막 패턴(170), 소스 영역(190) 및 드레인 영역(200)상에 실리사이드(210A, 210B, 210C)를 각각 형성한다. 이를 위하여, 제2 게이트 도전막 패턴(170), 소스 영역(190) 및 드레인 영역(200)을 노출시키는 마스크막 패턴(미도시)을 형성한다. 이어서 금속 가스, 예컨대 코발트 금속 가스를 주입하여 제2 게이트 도전막 패턴(170), 소스 영역(190) 및 드레인 영역(200)의 실리콘 입자와 일정 온도에서 일정한 시간동안 반응시킨다. 그러면, 도시된 바와 같은 코발트 금속과 실리콘 화합물층인 실리사이드(210A, 210B, 210C)가 형성된다.Next, referring to FIG. 8, silicides 210A, 210B, and 210C may be formed on the second gate conductive layer pattern 170, the source region 190, and the drain region 200 using a conventional silicide forming process. Form each. To this end, a mask layer pattern (not shown) exposing the second gate conductive layer pattern 170, the source region 190, and the drain region 200 is formed. Subsequently, a metal gas, such as a cobalt metal gas, is injected to react with the silicon particles of the second gate conductive layer pattern 170, the source region 190, and the drain region 200 at a predetermined temperature for a predetermined time. Then, silicides 210A, 210B, and 210C, which are cobalt metal and silicon compound layers, are formed as shown.
이어서, 도면에는 나타내지 않았지만, 통상의 금속화 공정을 수행하여 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 형성하고 패시베이션(passivation) 공정을 수행하면 풀리 디플리티드 SOI 트랜지스터가 완성된다.Subsequently, although not shown in the drawing, the gate electrode G, the source electrode S, and the drain electrode D are formed by performing a conventional metallization process, and a passivation process is performed to form a pulley depleted SOI transistor. Is completed.
이상의 설명에서와 같이, 본 발명에 따른 SOI 트랜지스터의 제조 방법에 의하면, 웨이퍼 접합 공정을 사용하지 않고도 SOI 막의 두께를 얇게 형성할 수 있으며, 소스 및 드레인 영역상에 두꺼운 실리사이드를 용이하게 형성할 수 있으므로 소스/드레인 저항을 용이하게 감소시킬 수 있는 이점이 있다.As described above, according to the manufacturing method of the SOI transistor according to the present invention, the thickness of the SOI film can be formed thinly without using a wafer bonding process, and thick silicide can be easily formed on the source and drain regions. There is an advantage that the source / drain resistance can be easily reduced.
도 1 내지 도 8은 본 발명에 따른 SOI 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing an SOI transistor according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100...실리콘 기판 110...홀(hole)100 ... silicon substrate 110 ... hole
120, 120'...제1 산화막 패턴 130...제1 게이트 도전막 패턴120, 120 '... first oxide film pattern 130 ... first gate conductive film pattern
140...제2 산화막 150, 150'...실리콘막140.Secondary oxide 150, 150 'silicon film
160...게이트 산화막 170...제2 게이트 도전막 패턴160 ... gate oxide 170 ... second gate conductive pattern
180...스페이서 190...소스 영역180 ... Spacer 190 ... Source Area
200...드레인 영역 210A, 210B, 210C...실리사이드200 ... drain regions 210A, 210B, 210C ... silicide
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| JPH04251940A (en) * | 1991-01-09 | 1992-09-08 | Canon Inc | Manufacture of soi type thin film transistor |
| JPH0548104A (en) * | 1991-08-08 | 1993-02-26 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPH05183163A (en) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | Semiconductor device and fabrication thereof |
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