KR100548598B1 - Method for fabricating capacitor in semiconductor device - Google Patents

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KR100548598B1
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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 캐패시턴스를 증가시키기 위하여, 반도체기판 상에 제 1 산화막을 형성하는 공정과, 상기 제 1 산화막에 상기 반도체기판의 소정영역을 노출시키는 홀을 형성하는 공정과, 상기 반도체기판의 소정영역 상 및 상기 제 1 산화막의 홀의 측벽 상에 하부전극 형성용 실리콘층을 형성하는 공정과, 상기 실리콘층 상에 금속층을 증착한 후, 열처리하여 상기 하부전극 형성용 실리콘층의 노출된 표면에 실리사이드층을 형성하는 공정과, 상기 실리사이드층을 제거하여 실리사이드층이 제거된 실리콘층을 잔류시키는 공정과, 상기 실리사이드층이 제거된 실리콘층을 덮도록 제 2 산화막을 형성하는 공정과, 상기 제 2 산화막과 상기 실리사이드층이 제거된 실리콘층을 상기 제 1 산화막의 상단이 노출될 때까지 CMP 작업에 의하여 제거하는 공정과, 상기 제 1 산화막 및 상기 제 2 산화막을 제거하여 상기 반도체기판의 소정영역 상에 실리사이드층이 제거된 실리콘층으로 이루어진 캐패시터의 하부전극을 잔류시키는 공정과, 상기 캐패시터의 하부전극의 노출된 면을 따라 캐패시터의 유전막을 형성하는 공정과, 상기 캐패시터의 유전막을 덮는 캐패시터의 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법을 제공하며, 보다 적은 크기의 캐패시터 영역을 가지고서도 동일한 캐패시턴스를 얻을 수 있어서 반도체소자의 고집적화에 유리하다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, the method comprising: forming a first oxide film on a semiconductor substrate to increase capacitance; Forming a lower electrode forming silicon layer on a predetermined region of the semiconductor substrate and on a sidewall of the hole of the first oxide film; and depositing a metal layer on the silicon layer, followed by heat treatment to form the lower electrode. Forming a silicide layer on the exposed surface of the silicon layer, removing the silicide layer to leave the silicon layer from which the silicide layer has been removed, and forming a second oxide film to cover the silicon layer from which the silicide layer has been removed And a silicon layer from which the second oxide film and the silicide layer are removed may expose an upper end of the first oxide film. Removing the first oxide film and the second oxide film by a CMP operation, and leaving a lower electrode of a capacitor including a silicon layer having a silicide layer removed on a predetermined region of the semiconductor substrate; A method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a dielectric film of a capacitor along an exposed surface of a lower electrode of a capacitor; and forming a top electrode of a capacitor covering the dielectric film of the capacitor. The same capacitance can be obtained even with the capacitor region, which is advantageous for high integration of semiconductor devices.

반도체소자의 캐패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE} METHODS FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE

도 1a부터 도 1e는 종래 기술에 따른 캐패시터의 제조공정도1a to 1e is a manufacturing process diagram of a capacitor according to the prior art

도 2a부터 도 2g는 본 발명의 실시예에 따른 캐패시터의 제조공정도2a to 2g is a manufacturing process diagram of a capacitor according to an embodiment of the present invention

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

20. 반도체기판. 21. 제 1 산화막.20. Semiconductor substrate. 21. First oxide film.

22L. 하부전극 형성용 다결정 실리콘층.22L. Polycrystalline silicon layer for forming the lower electrode.

23. 실리사이드층.23. Silicide layer.

22S. 실리사이드층이 제거된 다결정 실리콘층.22S. The polycrystalline silicon layer from which the silicide layer was removed.

24. 제 2 산화막.24. Second oxide film.

22. 캐패시터의 하부전극.22. The lower electrode of the capacitor.

25. 캐패시터의 유전막.25. The dielectric film of the capacitor.

26. 캐패시터의 상부전극. 26. The upper electrode of the capacitor.

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로 특히, DRAM과 같은 고집 적을 요구하는 반도체소자에서 채용하는 캐패시터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing capacitors in semiconductor devices, and more particularly, to a method for manufacturing capacitors employed in semiconductor devices requiring high integration, such as DRAM.

도 1a부터 도 1e는 종래 기술에 따른 캐패시터 제조공정도를 나타낸 것이다.1A to 1E show a capacitor manufacturing process according to the prior art.

도 1a를 참조하면, 반도체기판(10)을 덮는 제 1 산화막(11)을 증착한 후, 제 1 산화막(11)을 사진식각하여 반도체기판(10)의 제 1 영역을 노출시키는 홀을 형성한다.Referring to FIG. 1A, after depositing the first oxide film 11 covering the semiconductor substrate 10, the first oxide film 11 is photoetched to form holes for exposing the first region of the semiconductor substrate 10. .

그 다음, 반도체기판(10)의 노출된 제 1 영역 및 제 1 산화막(11)의 홀의 측벽을 포함하는 기판의 노출된 전면에 하부전극 형성용 다결정 실리콘층(14L)을 형성한다. 이 때, 하부전극 형성용 다결정 실리콘층(14L)은 제 1 산화막(11)의 홀의 형상을 따라 형성된다. 그래서, 하부전극 형성용 다결정 실리콘층(14L)은 반도체기판(10)의 제 1 영역 상에 오목한 부분을 가지게 된다. Next, a polycrystalline silicon layer 14L for lower electrode formation is formed on the exposed front surface of the substrate including the exposed first region of the semiconductor substrate 10 and the sidewalls of the holes of the first oxide film 11. At this time, the lower electrode polycrystalline silicon layer 14L is formed along the shape of the hole of the first oxide film 11. Therefore, the polycrystalline silicon layer 14L for forming the lower electrode has a concave portion on the first region of the semiconductor substrate 10.

도 1b를 참조하면, 하부전극 형성용 다결정 실리콘층(14L) 상에 제 2 산화막(15)을 증착한다. 이 때, 제 2 산화막(15)은 하부전극 형성용 다결정 실리콘층(14L)의 오목한 부분을 충분히 덮어서 기판 전면에 평탄하게 증착되도록 한다. Referring to FIG. 1B, a second oxide film 15 is deposited on the polycrystalline silicon layer 14L for lower electrode formation. At this time, the second oxide film 15 covers the concave portion of the polycrystalline silicon layer 14L for forming the lower electrode sufficiently to be deposited evenly on the entire surface of the substrate.

도 1c를 참조하면, CMP(Chemical Mechanical Polishing) 작업을 진행하여 제 1 산화막(11)의 상단이 노출될 때까지 제 2 산화막(15)과 하부전극 형성용 다결정 실리콘층을 제거한다. 그 결과, 하부전극 형성용 다결정 실리콘층은 凹 형상의 캐패시터의 하부전극(14)이 된다. Referring to FIG. 1C, a chemical mechanical polishing (CMP) operation is performed to remove the second oxide layer 15 and the polycrystalline silicon layer for forming the lower electrode until the upper end of the first oxide layer 11 is exposed. As a result, the polycrystalline silicon layer for forming the lower electrode becomes the lower electrode 14 of the U-shaped capacitor.

도 1d를 참조하면, 캐패시터의 하부전극(14)을 둘러싸는 제 1 산화막(11)과 제 2 산화막(15)을 습식식각에 의하여 제거한다. 그 결과, 반도체기판(10)의 제 1 영역에만 위치하는 캐패시터의 하부전극(14)만이 잔류된다. Referring to FIG. 1D, the first oxide film 11 and the second oxide film 15 surrounding the lower electrode 14 of the capacitor are removed by wet etching. As a result, only the lower electrode 14 of the capacitor located only in the first region of the semiconductor substrate 10 remains.

도 1e를 참조하면, 캐패시터의 하부전극(14)을 포함하는 기판의 노출된 전면을 덮는 캐패시터의 유전막(15)을 형성한다. 캐패시터의 유전막(15)은 캐패시터의 하부전극()을 모두 둘러싸는 형상을 가지게 된다. Referring to FIG. 1E, the dielectric film 15 of the capacitor covering the exposed front surface of the substrate including the lower electrode 14 of the capacitor is formed. The dielectric film 15 of the capacitor has a shape surrounding all of the lower electrodes of the capacitor.

그 다음, 노출된 캐패시터의 유전막(15)을 덮는 캐패시터의 상부전극(16)을 형성하여 반도체소자의 캐패시터를 제조한다. 이 때, 캐패시터의 상부전극(16)은 다결정 실리콘으로 형성할 수 있다. Next, an upper electrode 16 of the capacitor covering the exposed dielectric film 15 of the capacitor is formed to manufacture a capacitor of the semiconductor device. In this case, the upper electrode 16 of the capacitor may be formed of polycrystalline silicon.

그러나, 종래 기술에 따른 캐패시터 구조는 DRAM과 같이 고집적화를 요구하는 반도체소자에서는 캐패시턴스를 증가시키는데 한계가 있는 문제점이 있다. 따라서, 반도체소자의 고집적화에 의해 단위면적당 요구되는 캐패시턴스를 증가시키기 위하여 캐패시터의 구조를 개선시킬 필요가 있다. However, the capacitor structure according to the prior art has a problem that there is a limit to increase the capacitance in a semiconductor device that requires high integration, such as DRAM. Therefore, it is necessary to improve the structure of the capacitor in order to increase the capacitance required per unit area by high integration of the semiconductor device.

본 발명은 상기 종래 기술에 따른 문제점을 해결할 수 있는 반도체소자의 캐패시터 제조방법을 제공하고자 한다. The present invention is to provide a method of manufacturing a capacitor of a semiconductor device that can solve the problems according to the prior art.

본 발명은 캐패시터의 전극의 표면을 평탄하지 않게 형성하여 실질적으로 전극의 표면적을 증가시킴으로써 캐패시턴스를 증가시킬 수 있는 반도체소자의 캐패시터의 제조방법을 제공하고자 한다. The present invention is to provide a method of manufacturing a capacitor of a semiconductor device that can increase the capacitance by forming a non-flat surface of the electrode of the capacitor to substantially increase the surface area of the electrode.

상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 제 1 산화막을 형성하는 공정과, 상기 제 1 산화막에 상기 반도체기판의 소정영역을 노출시키는 홀을 형성하는 공정과, 상기 반도체기판의 소정영역 상 및 상기 제 1 산화막의 홀의 측벽 상에 하부전극 형성용 실리콘층을 형성하는 공정과, 상기 실리콘층 상에 금속층을 증착한 후, 열처리하여 상기 하부전극 형성용 실리콘층의 노출된 표면에 실리사이드층을 형성하는 공정과, 상기 실리사이드층을 제거하여 실리사이드층이 제거된 실리콘층을 잔류시키는 공정과, 상기 실리사이드층이 제거된 실리콘층을 덮도록 제 2 산화막을 형성하는 공정과, 상기 제 2 산화막과 상기 실리사이드층이 제거된 실리콘층을 상기 제 1 산화막의 상단이 노출될 때까지 CMP (Chemical Mechanical Polishing) 작업에 의하여 제거하는 공정과, 상기 제 1 산화막 및 상기 제 2 산화막을 제거하여 상기 반도체기판의 소정영역 상에 실리사이드층이 제거된 실리콘층으로 이루어진 캐패시터의 하부전극을 잔류시키는 공정과, 상기 캐패시터의 하부전극의 노출된 면을 따라 캐패시터의 유전막을 형성하는 공정과, 상기 캐패시터의 유전막을 덮는 캐패시터의 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법을 제공한다. To achieve the above object, the present invention provides a process for forming a first oxide film on a semiconductor substrate, forming a hole in the first oxide film to expose a predetermined region of the semiconductor substrate, and a predetermined region of the semiconductor substrate. Forming a silicon layer for lower electrode formation on the side and the sidewalls of the hole of the first oxide film; and depositing a metal layer on the silicon layer, followed by heat treatment to form a silicide layer on an exposed surface of the silicon layer for lower electrode formation. Forming a second oxide film so as to cover the silicon layer from which the silicide layer has been removed, forming a second oxide film to cover the silicon layer from which the silicide layer has been removed, and removing the silicide layer. The silicon layer from which the silicide layer is removed is removed by a chemical mechanical polishing (CMP) operation until the top of the first oxide film is exposed. And removing the first oxide film and the second oxide film to leave a lower electrode of a capacitor formed of a silicon layer from which a silicide layer is removed on a predetermined region of the semiconductor substrate, and exposing the lower electrode of the capacitor. A method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a dielectric film of a capacitor along the surface of the capacitor; and forming an upper electrode of the capacitor covering the dielectric film of the capacitor.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings and embodiments.

도 2a부터 도 2g는 본 발명의 실시예에 따른 캐패시터 제조공정도를 나타낸 것이다.2A to 2G show a capacitor manufacturing process according to an embodiment of the present invention.

도 2a를 참조하면, 반도체기판(20)을 덮는 제 1 산화막(21)을 증착한 후, 제 1 산화막(21)을 사진식각하여 반도체기판(20)의 제 1 영역을 노출시키는 홀을 형성한다.Referring to FIG. 2A, after depositing the first oxide film 21 covering the semiconductor substrate 20, the first oxide film 21 is photoetched to form holes for exposing the first region of the semiconductor substrate 20. .

그 다음, 반도체기판(20)의 노출된 제 1 영역 및 제 1 산화막(21)의 홀의 측벽을 포함하는 기판의 노출된 전면에 하부전극 형성용 다결정 실리콘층(22L)을 형성한다. 이 때, 하부전극 형성용 다결정 실리콘층(22L)은 제 1 산화막(21)의 홀의 형상을 따라 형성된다. 그래서, 하부전극 형성용 다결정 실리콘층(22L)은 반도체기판(20)의 제 1 영역 상에 오목한 부분을 가지게 된다. Next, a polycrystalline silicon layer 22L for forming the lower electrode is formed on the exposed front surface of the substrate including the exposed first region of the semiconductor substrate 20 and the sidewalls of the holes of the first oxide film 21. At this time, the lower electrode polycrystalline silicon layer 22L is formed along the shape of the hole of the first oxide film 21. Thus, the lower electrode polycrystalline silicon layer 22L has a recessed portion on the first region of the semiconductor substrate 20.

도 2b를 참조하면, 하부전극 형성용 다결정 실리콘층(22L) 상에 금속층을 증착한 후, 열처리하여 하부전극 형성용 다결정 실리콘층(22L)의 노출된 표면에 실리사이드층(23)을 형성한다. 이 때, 실리사이드층(23)은 울통불통한 평탄하지 않은 상태가 된다. Referring to FIG. 2B, a metal layer is deposited on the lower electrode forming polycrystalline silicon layer 22L, and then heat-treated to form a silicide layer 23 on an exposed surface of the lower electrode forming polycrystalline silicon layer 22L. At this time, the silicide layer 23 is in a non-flat state.

다결정 실리콘층과 같은 실리콘층 상에 금속층을 증착하고 열처리를 하게 되면, 금속층의 금속물질과 실리콘층의 실리콘이 반응하여 실리사이드가 형성된다. 실리사이드는 금속과 실리콘을 소모하면서 형성된다. 이 때, 금속층이 소정두께 이하를 가지게 되면, 금속층은 모두 반응하게 되어 실리사이드가 된다. 실리콘층의 경우도 마찬가지이다. When the metal layer is deposited on the silicon layer such as the polycrystalline silicon layer and subjected to heat treatment, the metal material of the metal layer and silicon of the silicon layer react to form silicide. Silicides are formed while consuming metal and silicon. At this time, when the metal layer has a predetermined thickness or less, all of the metal layers react to form silicide. The same applies to the silicon layer.

금속층의 금속물질과 실리콘층의 실리콘이 반응하여 형성되는 실리사이드는 금속층과 실리콘층의 계면에 동시다발적으로 발생하기 시작하여 성장한다. 그래서, 실리사이드층은 평탄하지 않은 울통불통한 형상을 가지게 된다. 이러한 실리사이드층은 HF계열의 식각액에 식각되는 특징을 가진다. The silicide formed by the reaction between the metal material of the metal layer and the silicon of the silicon layer starts to occur simultaneously and grows at the interface between the metal layer and the silicon layer. Thus, the silicide layer has a shape that is not flat. Such a silicide layer has a feature of being etched into an HF-based etchant.

따라서, 하부전극 형성용 다결정 실리콘층 상에 금속층을 증착하고 열처리를 진행하여 실리사이드층을 형성하고, HF계열의 식각액을 사용하여 실리사이드층을 제거하면, 하부전극 형성용 다결정 실리콘층의 표면적은 울통불통하게 된다. 이와 같이 평탄하지 않은 하부전극 형성용 다결정 실리콘층을 사용하여 캐패시터를 제조하게 되면, 결과적으로 캐패시턴스를 증가시킬 수 있다.Therefore, when the metal layer is deposited on the polycrystalline silicon layer for forming the lower electrode and subjected to heat treatment to form the silicide layer, and the silicide layer is removed using an HF-based etching solution, the surface area of the polycrystalline silicon layer for forming the lower electrode is unsatisfactory. Done. When the capacitor is manufactured using the non-flat polycrystalline silicon layer for forming the lower electrode, the capacitance can be increased as a result.

도 2c를 참조하면, 상술한 바와 같은 실리사이드의 특성을 이용하여, HF계열의 식각액을 사용하여 실리사이드층(23)을 제거한다, 그 결과, 실리사이드층이 제거된 하부전극 형성용 다결정 실리콘층(22S)은 그 표면이 울통불통하게 된다. 이러한 평탄하지 않은 표면을 가지는 하부전극 형성용 다결정 실리콘층(22S)은 평탄한 다결정 실리콘층 보다는 실질적으로 증가된 표면적을 가진다. Referring to FIG. 2C, the silicide layer 23 is removed using an HF-based etching solution using the above-described silicide properties. As a result, the polysilicon layer 22S for lower electrode formation from which the silicide layer is removed is removed. ) Has a surface that feels embarrassing. The lower electrode forming polycrystalline silicon layer 22S having such an uneven surface has a substantially increased surface area than the flat polycrystalline silicon layer.

도 2d를 참조하면, 평탄하지 않은 표면을 가지는 하부전극 형성용 다결정 실리콘층(22S) 상에 제 2 산화막(24)을 증착한다. 이 때, 제 2 산화막(24)은 평탄하지 않은 표면을 가지는 하부전극 형성용 다결정 실리콘층(22S)의 오목한 부분을 충분히 덮어서 기판 전면에 평탄하게 증착되도록 한다. Referring to FIG. 2D, a second oxide film 24 is deposited on the polycrystalline silicon layer 22S for lower electrode formation having an uneven surface. At this time, the second oxide film 24 covers the concave portion of the polycrystalline silicon layer 22S for lower electrode formation having an uneven surface sufficiently to be deposited evenly on the entire surface of the substrate.

도 2e를 참조하면, CMP(Chemical Mechanical Polishing) 작업을 진행하여 제 1 산화막(21)의 상단이 노출될 때까지 제 2 산화막(24)과 평탄하지 않은 표면을 가지는 하부전극 형성용 다결정 실리콘층(22S)을 제거한다. 그 결과, 평탄하지 않은 표면을 가지는 하부전극 형성용 다결정 실리콘층(22S)은 凹형상의 캐패시터의 하부전극(22)이 된다. Referring to FIG. 2E, a polycrystalline silicon layer for forming a lower electrode having a non-flat surface with the second oxide film 24 until a chemical mechanical polishing (CMP) operation is performed to expose an upper end of the first oxide film 21 ( 22S) is removed. As a result, the polycrystalline silicon layer 22S for lower electrode formation having an uneven surface becomes the lower electrode 22 of the U-shaped capacitor.

도 2f를 참조하면, 캐패시터의 하부전극(22)을 둘러싸는 제 1 산화막(21)과 제 2 산화막(24)을 습식식각에 의하여 제거한다. 그 결과, 반도체기판(20)의 제 1 영역에만 위치하는 캐패시터의 하부전극(22)만이 잔류된다. Referring to FIG. 2F, the first oxide film 21 and the second oxide film 24 surrounding the lower electrode 22 of the capacitor are removed by wet etching. As a result, only the lower electrode 22 of the capacitor located only in the first region of the semiconductor substrate 20 remains.

도 2g를 참조하면, 캐패시터의 하부전극(22)을 포함하는 기판의 노출된 전면을 덮는 캐패시터의 유전막(25)을 형성한다. 캐패시터의 유전막(25)은 캐패시터의 하부 전극(22)을 모두 둘러싸는 형상을 가지게 된다. Referring to FIG. 2G, the dielectric film 25 of the capacitor covering the exposed front surface of the substrate including the lower electrode 22 of the capacitor is formed. The dielectric film 25 of the capacitor has a shape surrounding all of the lower electrodes 22 of the capacitor.

그 다음, 노출된 캐패시터의 유전막(25)을 덮는 캐패시터의 상부전극(26)을 형성하여 반도체소자의 캐패시터를 제조한다. 이 때, 캐패시터의 상부전극(26)은 다결정 실리콘으로 형성할 수 있다. Next, an upper electrode 26 of the capacitor covering the exposed dielectric layer 25 of the capacitor is formed to manufacture a capacitor of the semiconductor device. In this case, the upper electrode 26 of the capacitor may be formed of polycrystalline silicon.

본 발명은 동일한 크기의 캐패시터 영역하에서, 캐패시터의 전극의 표면적을 늘리도록 캐패시터의 전극의 형상을 개선함으로써 캐패시턴스를 증가시킬 수 있다. 따라서, 본 발명은 보다 적은 크기의 캐패시터 영역을 가지고서도 동일한 캐패시턴스를 얻을 수 있어서 반도체소자의 고집적화에 유리하다. The present invention can increase the capacitance by improving the shape of the electrode of the capacitor to increase the surface area of the electrode of the capacitor, under the same sized capacitor region. Therefore, the present invention can obtain the same capacitance even with a smaller size capacitor region, which is advantageous for high integration of semiconductor devices.

본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다. The invention is not only shown in the examples presented. Through the appended claims and the above-mentioned details can be implemented in various embodiments, it can be applied in various ways by its partners.

Claims (3)

반도체기판 상에 제 1 산화막을 형성하는 공정과, Forming a first oxide film on the semiconductor substrate; 상기 제 1 산화막에 상기 반도체기판의 소정영역을 노출시키는 홀을 형성하는 공정과, Forming a hole in the first oxide film to expose a predetermined region of the semiconductor substrate; 상기 반도체기판의 소정영역 상 및 상기 제 1 산화막의 홀의 측벽 상에 하부전극 형성용 실리콘층을 형성하는 공정과,Forming a lower electrode forming silicon layer on a predetermined region of the semiconductor substrate and on sidewalls of the holes of the first oxide film; 상기 실리콘층 상에 금속층을 증착한 후, 열처리하여 상기 하부전극 형성용 실리콘층의 노출된 표면에 실리사이드층을 형성하는 공정과, Depositing a metal layer on the silicon layer, followed by heat treatment to form a silicide layer on an exposed surface of the silicon layer for forming the lower electrode; 상기 실리사이드층을 제거하여 실리사이드층이 제거된 실리콘층을 잔류시키는 공정과, Removing the silicide layer to leave the silicon layer from which the silicide layer has been removed; 상기 실리사이드층이 제거된 실리콘층을 덮도록 제 2 산화막을 형성하는 공정과,Forming a second oxide film to cover the silicon layer from which the silicide layer is removed; 상기 제 2 산화막과 상기 실리사이드층이 제거된 실리콘층을 상기 제 1 산화막의 상단이 노출될 때까지 CMP (Chemical Mechanical Polishing) 작업에 의하여 제거하는 공정과, Removing the silicon layer from which the second oxide film and the silicide layer are removed by a chemical mechanical polishing (CMP) operation until an upper end of the first oxide film is exposed; 상기 제 1 산화막 및 상기 제 2 산화막을 제거하여 상기 반도체기판의 소정영역 상에 실리사이드층이 제거된 실리콘층으로 이루어진 캐패시터의 하부전극을 잔류시키는 공정과, Removing the first oxide film and the second oxide film to leave a lower electrode of a capacitor made of a silicon layer from which a silicide layer is removed on a predetermined region of the semiconductor substrate; 상기 캐패시터의 하부전극의 노출된 면을 따라 캐패시터의 유전막을 형성하는 공정과, Forming a dielectric film of the capacitor along the exposed surface of the lower electrode of the capacitor; 상기 캐패시터의 유전막을 덮는 캐패시터의 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.And forming an upper electrode of the capacitor covering the dielectric film of the capacitor. 청구항 1에 있어서, The method according to claim 1, 상기 CMP 작업 후의 실리사이드층이 제거된 실리콘층은 凹 형상이고, 노출된 표면은 평탄화되어 있지 않은 반도체소자의 캐패시터 제조방법. The silicon layer from which the silicide layer after the CMP operation has been removed is in the shape of a wafer, and the exposed surface is not flattened. 청구항 1에 있어서, The method according to claim 1, 상기 캐패시터의 하부 및 상부전극을 다결정실리콘으로 형성하는 반도체소자의 캐패시터 제조방법. A capacitor manufacturing method of a semiconductor device, wherein the lower and upper electrodes of the capacitor are formed of polycrystalline silicon.
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