KR100548576B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 웨이퍼 위치에 따른 소자 특성의 균일도 차이를 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 이온주입된 이온들을 활성화시키기 위해 RTA 공정을 적용하는 반도체 소자의 제조방법에 있어서, 상기 RTA 공정은 웨이퍼 위치에 따른 소자 특성의 균일도 차이가 감소되도록 웨이퍼 위치별 가열 온도를 상이하게 하여 실시하는 것을 특징으로 한다. 본 발명에 따르면, RTA 공정 진행시 웨이퍼 위치별 가열 온도를 상이하게 조절함으로써 웨이퍼 위치에 따른 소자 특성의 균일도 차이가 감소하여 공정 마진에 의한 페일을 감소시켜 수율을 향상시킬 수 있다.The present invention discloses a method for manufacturing a semiconductor device capable of improving the uniformity difference of device characteristics according to the wafer position. In the method of manufacturing a semiconductor device of the present invention, the method of manufacturing a semiconductor device applying the RTA process to activate the ion implanted ions, the RTA process is a wafer position so that the uniformity difference of the device characteristics according to the wafer position is reduced It is characterized by carrying out different heating temperature. According to the present invention, by differently adjusting the heating temperature of each wafer position during the RTA process, the uniformity difference of the device characteristics according to the wafer position is reduced to reduce the fail due to the process margin, thereby improving the yield.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2는 홀형의 RTA 공정 장비를 나타낸 도면.2 is a view showing a hole-type RTA process equipment.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 : 실리콘 기판 12 : 산화막11 silicon substrate 12 oxide film

13 : 폴리실리콘막 14 : 게이트13: polysilicon film 14: gate

15a, 15b : LDD 영역 16 : 질화막15a, 15b: LDD region 16: nitride film

17 : 스페이서 18a, 18b : 소오스 및 드레인 영역17 spacer 18a, 18b source and drain regions

19 : RTA 공정 20a, 20b : 금속 실리사이드막19: RTA process 20a, 20b: metal silicide film

21 : 절연막21: insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 웨이퍼 위치에 따른 소자 특성의 균일도(Uniformity) 차이를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving a difference in uniformity of device characteristics depending on a wafer position.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 조건을 만족시키기 위해 게이트 선폭의 축소 및 구리 배선 공정 등에 많은 발전이 이루어졌으며, 게이트/소오스/드레인과 콘택홀의 경우에는 보더리스 콘택(Borderless Contact) 형성 기술을 이용하여 고집적화 및 고성능화를 이루고 있다.With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing. In order to satisfy these conditions, much progress has been made in reducing gate line width and copper wiring process, and in the case of gate / source / drain and contact holes, high integration and high performance are achieved by using borderless contact forming technology.

종래 기술에 따른 반도체 소자 제조시, RTA(Rapid Thermal Annealing)을 진행하는 경우, 웨이퍼 중앙 및 가장자리간 열 변화(Thermal Variation)를 최소화 하여 적용하였다. 그러나, 이는 RTA에 의한 효과를 고려한 경우에는 바람직하지만, 마스크(Mask)나 식각(Etch)에 의한 효과를 고려한다면 전제적인 집적(Integration)도 측면에서는 문제가 있다.In manufacturing a semiconductor device according to the prior art, when rapid thermal annealing (RTA) is performed, thermal variations between wafer centers and edges are minimized and applied. However, this is preferable when considering the effects of the RTA, but there is a problem in terms of the overall integration degree when considering the effects of the mask or the etching.

즉, 반도체 소자가 축소됨에 따라 공정 한계상 웨이퍼 중앙 및 가장자리 간 임계치수(Critical Demension) 차이가 존재하게 되고, 이에 따라 전기적 특성 또한 웨이퍼 중앙 및 가장자리 간 차이를 유발시킨다. 따라서, 공정 마진 페일(Fail)에 의한 수율이 감소된다. In other words, as the semiconductor device shrinks, there is a critical dimension difference between the center and the edge of the wafer due to process limitations. Accordingly, the electrical characteristics also cause a difference between the center and the edge of the wafer. Thus, the yield due to process margin fail is reduced.

현재, RTA 공정은 임계치수 효과에 의해 웨이퍼 중앙 및 가장자리 간 전기적 특성 차이를 감소시킬 수 없는 문제점을 가지고 있다.Currently, the RTA process has a problem in that it is not possible to reduce the difference in electrical characteristics between the center and the edge of the wafer by the critical dimension effect.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 웨이퍼 위치에 따른 소자 특성의 균일도 차이를 개선할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving the uniformity difference of device characteristics according to the wafer position, which is devised to solve the above conventional problems.

상기 목적을 달성하기 위한 본 발명은, 이온주입된 이온들을 활성화시키기 위해 RTA 공정을 적용하는 반도체 소자의 제조방법에 있어서, 상기 RTA 공정은 웨이퍼 위치에 따른 소자 특성의 균일도 차이가 감소되도록 웨이퍼 위치별 가열 온도를 상이하게 하여 실시하는 것을 특징으로 한다.The present invention for achieving the above object, in the method of manufacturing a semiconductor device applying a RTA process to activate the ion implanted ions, the RTA process by wafer position so that the uniformity difference of the device characteristics according to the wafer position is reduced It is carried out by changing heating temperature.

여기에서, 상기 RTA 공정은 홀 타입 또는 라인 타입의 RTA 공정 장비를 사용하여 웨이퍼 위치별 가열 온도를 상이하게 실시하는 것을 특징으로 한다.Here, the RTA process is characterized in that the heating temperature for each wafer position using a hole-type or line-type RTA process equipment differently.

상기 RTA 공정은 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 중앙은 높은 온도로, 웨이퍼 가장자리는 낮은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltage of the transistor formed at the center of the wafer is high and the threshold voltage of the transistor formed at the wafer edge is low, the wafer center is at a high temperature and the wafer edge is at a low temperature.

상기 RTA 공정은 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 중앙은 낮은 온도로, 웨이퍼 가장자리는 높은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltage of the transistor formed at the center of the wafer is low and the threshold voltage of the transistor formed at the wafer edge is high, the wafer center is at a low temperature and the wafer edge is at a high temperature.

상기 RTA 공정은 웨이퍼 중앙 및 가장자리에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 중간에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 중앙 및 가장자리는 낮은 온도로, 웨이퍼 중간은 높은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltages of the transistors formed at the center and the edge of the wafer are low, and the threshold voltages of the transistors formed at the middle of the wafer are high, the center and edges of the wafer are at a low temperature, and the middle of the wafer is at a high temperature. .

상기 RTA 공정은 웨이퍼 중앙 및 가장자리에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 중간에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 중앙 및 가장자리는 높은 온도로, 웨이퍼 중간은 낮은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltages of the transistors formed at the center and the edge of the wafer are high and the threshold voltages of the transistors formed at the middle of the wafer are low, the center and edges of the wafer are at a high temperature, and the middle of the wafer is at a low temperature. .

상기 RTA 공정은 웨이퍼 상부에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 하부에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 상부는 높은 온도로, 웨이퍼 하부는 낮은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltage of the transistor formed on the wafer is high and the threshold voltage of the transistor formed on the bottom of the wafer is low, the wafer top is at a high temperature and the wafer bottom is at a low temperature.

상기 RTA 공정은 웨이퍼 상부에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 하부에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 상부는 낮은 온도로, 웨이퍼 하부는 높은 온도로 실시하는 것을 특징으로 한다.In the RTA process, when the threshold voltage of the transistor formed on the upper wafer is low and the threshold voltage of the transistor formed on the lower wafer is high, the upper part of the wafer is at a low temperature and the lower part of the wafer is at a high temperature.

상기 RTA 공정은 1∼500℃/s의 램프율(Ramp Rate) 및 N2, O2, Ar, NH3, N2O 및 N2+O2의 혼합 가스를 사용하여 600∼1200℃의 온도에서 수행하는 것을 특징으로 한다.The RTA process is performed at a temperature of 600 to 1200 ° C using a ramp rate of 1 to 500 ° C / s and a mixed gas of N 2, O 2, Ar, NH 3, N 2 O, and N 2 + O 2. .

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 웨이퍼 중앙과 가장자리 영역에서 발생하는 소자 특성의 균일도 차이를 개선하기 위해 RTA 공정을 적용한다. 즉, 웨이퍼 중앙(Center)의 임계치수가 가장자리(Edge)의 임계치수보다 크면, 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 높아지게 되고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압은 낮아지게 된다. 이때, 이온주입된 이온들을 활성화시키고 확산을 야기하는 RTA 공정을 적용하여 웨이퍼 중앙의 가열 온도를 증 가시키고, 웨이퍼 가장자리의 가열 온도를 감소시키면, 측면 확산 및 투사범위(Rp) 점에서의 농도 감소 효과에 의해 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압은 감소하게 되며, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압은 커지게 된다. 따라서, 웨이퍼 중앙 및 가장자리의 소자 특성 차이가 감소하여 공정 마진에 의한 페일을 감소시켜 수율을 향상시킬 수 있다.First, the technical principle of the present invention, the present invention applies the RTA process to improve the uniformity difference of the device characteristics occurring in the center and the edge region of the wafer. That is, when the threshold of the center of the wafer is larger than the threshold of the edge, the threshold voltage of the transistor formed in the center of the wafer is increased, and the threshold voltage of the transistor formed at the edge of the wafer is lowered. At this time, by increasing the heating temperature at the center of the wafer and reducing the heating temperature at the edge of the wafer by applying an RTA process that activates the ion implanted ions and causes diffusion, the concentration at the side diffusion and the projection range (Rp) is reduced. As a result, the threshold voltage of the transistor formed at the center of the wafer is reduced, and the threshold voltage of the transistor formed at the wafer edge is increased. Therefore, the difference in device characteristics between the center and the edge of the wafer is reduced, thereby reducing the fail due to the process margin, thereby improving the yield.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 산화막(12) 및 폴리실리콘막(13)을 차례로 형성한다. 그 다음, 상기 폴리실리콘막(13) 상에 마스크 패턴(미도시)을 형성한 후에 마스크 패턴을 사용하여 폴리실리콘막(13) 및 산화막(12)을 식각하여 게이트(14)를 형성한다.As shown in FIG. 1A, an oxide film 12 and a polysilicon film 13 are sequentially formed on the semiconductor substrate 11. Next, after forming a mask pattern (not shown) on the polysilicon layer 13, the gate layer 14 is formed by etching the polysilicon layer 13 and the oxide layer 12 using the mask pattern.

도 1b에 도시된 바와 같이, 상기 게이트(14) 양측 기판 상에 이온을 주입하여 LDD(Lightly Doped Drain : 15a, 15b) 영역을 형성한다. 이어서, 상기 게이트 (14) 양측벽에 질화막(16) 및 스페이서(17)를 형성한 후에 게이트(14) 및 기판(11) 상에 이온 주입을 실시하여 트랜지스터의 소오스(18a) 및 드레인 영역(18b)을 형성한다. As shown in FIG. 1B, ions are implanted on both substrates of the gate 14 to form a lightly doped drain (LDD) 15a, 15b (LDD) region. Subsequently, after the nitride film 16 and the spacer 17 are formed on both sidewalls of the gate 14, ion implantation is performed on the gate 14 and the substrate 11 to form a source 18a and a drain region 18b of the transistor. ).

도 1c에 도시된 바와 같이, 상기 기판 결과물 상에 RTA(Rapid Thermal Annealing) 공정(19)을 진행하여 주입된 이온들을 활성화시킨다. 이때, RTA 공정(19)은 1∼500℃/s의 램프율(Ramp Rate)로, N2, O2, Ar, NH3, N2O 및 N2+O2 가스를 사용하여 600∼1200℃의 온도에서 진행한다.As shown in FIG. 1C, a rapid thermal annealing (RTA) process 19 is performed on the substrate resultant to activate implanted ions. At this time, the RTA process 19 proceeds at a temperature of 600 to 1200 ° C using N2, O2, Ar, NH3, N2O and N2 + O2 gas at a ramp rate of 1 to 500 ° C / s.

여기에서, 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 낮은 경우에는 웨이퍼 중앙과 가장자리에 온도 변화(Gradient)를 주어 웨이퍼 중앙은 높은 온도로, 웨이퍼 가장자리는 낮은 온도로 RTA 공정을 진행한다. 이렇게 RTA 공정을 진행하게 되면, 측면 확산 및 투사범위(Rp) 점에서의 농도 감소 효과에 의해 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압은 감소하게 되며, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압은 커지게 된다. 따라서, 웨이퍼 중앙 및 가장자리의 소자 특성의 균일도 차이를 감소시킬 수 있다.In this case, when the threshold voltage of the transistor formed at the center of the wafer is high and the threshold voltage of the transistor formed at the wafer edge is low, a temperature gradient is applied to the center and the edge of the wafer so that the wafer center is at a high temperature and the wafer edge is at a low temperature. Proceed with the RTA process. When the RTA process is performed in this way, the threshold voltage of the transistor formed in the center of the wafer is reduced by the effect of concentration reduction at the side diffusion and the projection range Rp, and the threshold voltage of the transistor formed at the edge of the wafer is increased. Therefore, it is possible to reduce the difference in uniformity of the device characteristics at the center and the edge of the wafer.

반면에, 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 높은 경우에는 웨이퍼 중앙은 낮은 온도로, 웨이퍼 가장자리는 높은 온도로 RTA 공정을 진행할 수 있다.On the other hand, when the threshold voltage of the transistor formed at the center of the wafer is low and the threshold voltage of the transistor formed at the wafer edge is high, the RTA process may be performed at a low temperature at the center of the wafer and at a high temperature at the wafer edge.

그리고, 웨이퍼 중앙 및 가장자리에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 중간(Middle)에 형성된 트랜지스터의 문턱전압이 높은 경우에는 웨이퍼 중앙 및 가장자리는 낮은 온도로, 웨이퍼 중간은 높은 온도로 RTA 공정을 진행할 수 있으며, 반면에 웨이퍼 중앙 및 가장자리는 높은 온도로, 웨이퍼 중간은 낮은 온도로 RTA 공정을 진행할 수 있다.When the threshold voltages of the transistors formed at the center and the edge of the wafer are low, and the threshold voltages of the transistors formed at the middle of the wafer are high, the RTA process can be performed at a low temperature at the center and the high temperature of the wafer. On the other hand, the RTA process can be performed at a high temperature at the center and the edge of the wafer and at a low temperature at the middle of the wafer.

또한, 웨이퍼 상부에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 하부에 형성된 트랜지스터의 문턱전압이 낮은 경우에는 웨이퍼 상부는 높은 온도로, 웨이퍼 하부는 낮은 온도로 RTA 공정을 진행할 수 있으며, 이와 반대인 경우에는 웨이퍼 상부는 낮은 온도로, 웨이퍼 하부는 높은 온도로 RTA 공정을 진행할 수 있다.In addition, when the threshold voltage of the transistor formed on the wafer is high and the threshold voltage of the transistor formed on the wafer is low, the RTA process may be performed at a high temperature at the top of the wafer and at a low temperature of the wafer. The RTA process can be performed at a low temperature at the top of the wafer and at a high temperature at the bottom of the wafer.

도 1d에 도시된 바와 같이, 상기 게이트(14)의 표면 및 소오스(18a) 및 드레인 영역(18b)의 표면에 금속 실리사이드막(20a, 20b)을 형성한 후에 게이트(14)를 포함한 기판 상에 절연막(21)을 형성하고, 콘택 식각 공정을 통해 소오스 및 드레인 영역에 금속배선 공정을 진행하여 반도체 소자를 완성한다.As shown in FIG. 1D, the metal silicide films 20a and 20b are formed on the surface of the gate 14 and the surfaces of the source 18a and the drain region 18b, and then on the substrate including the gate 14. The insulating film 21 is formed and a metal wiring process is performed on the source and drain regions through a contact etching process to complete the semiconductor device.

본 발명에서는 RTA 공정 진행시 RTA 공정 장비로 램프형(Lamp Type) 또는 홀형(Hole Type)으로 사용할 수 있다. 도 2는 홀형의 RTA 장비로서, RTA 공정 진행시 웨이퍼 위치를 기준으로 웨이퍼 중앙, 중간 및 가장자리의 램프 파워를 조절하여 웨이퍼 위치별 가열 온도를 상이하게 실시할 수 있다.In the present invention, the RTA process equipment can be used as a lamp type (Lamp Type) or hole type (Hole Type) during the RTA process. 2 is a hole-type RTA device, the heating power of each wafer position can be differently adjusted by adjusting the lamp power of the center, middle and edge of the wafer based on the wafer position during the RTA process.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 반도체 소자 제조 공정에서 RTA 공정 진행시 웨이퍼 위치별 가열 온도를 상이하게 조절함으로써 웨이퍼 위치에 따른 소자 특성의 균일도 차이가 감소하여 공정 마진에 의한 페일을 감소시켜 수율을 향상시킬 수 있다.As described above, the present invention, by adjusting the heating temperature for each wafer position during the RTA process in the semiconductor device manufacturing process to reduce the uniformity difference of the device characteristics according to the wafer position to reduce the failure due to the process margin to improve the yield You can.

Claims (9)

이온주입된 이온들을 활성화시키기 위해 RTA 공정을 적용하는 반도체 소자의 제조방법에 있어서,In the method of manufacturing a semiconductor device applying the RTA process to activate the ion implanted ions, 상기 RTA 공정은 웨이퍼 위치에 따른 소자 특성의 균일도 차이가 감소되도록 웨이퍼 위치별 가열 온도를 상이하게 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The RTA process is a method of manufacturing a semiconductor device, characterized in that for performing a different heating temperature for each wafer position so that the difference in uniformity of the device characteristics according to the wafer position. 제 1 항에 있어서, 상기 RTA 공정은 홀 타입 또는 라인 타입의 RTA 공정 장비를 사용하여 웨이퍼 위치별 가열 온도를 상이하게 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the RTA process uses a hole type or a line type RTA process equipment to perform different heating temperatures for each wafer position. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 중앙은 높은 온도로, 웨이퍼 가장자리는 낮은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that when the threshold voltage of the transistor formed at the center of the wafer is high and the threshold voltage of the transistor formed at the wafer edge is low, the wafer center is at a high temperature and the wafer edge is at a low temperature. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 중앙에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 가장자리에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 중앙은 낮은 온도로, 웨이퍼 가 장자리는 높은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that when the threshold voltage of the transistor formed at the center of the wafer is low and the threshold voltage of the transistor formed at the wafer edge is high, the wafer center is at a low temperature and the wafer edge is at a high temperature. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 중앙 및 가장자리에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 중간에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 중앙 및 가장자리는 낮은 온도로, 웨이퍼 중간은 높은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.When the threshold voltages of the transistors formed at the center and the edge of the wafer are low, and the threshold voltages of the transistors formed at the middle of the wafer are high, the semiconductor center is manufactured at a low temperature and at a high temperature at the middle of the wafer. Way. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 중앙 및 가장자리에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 중간에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 중앙 및 가장자리는 높은 온도로, 웨이퍼 중간은 낮은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.When the threshold voltages of the transistors formed in the center and the edge of the wafer are high, and the threshold voltages of the transistors formed in the middle of the wafer are low, fabrication of a semiconductor device is characterized in that the center and the edge of the wafer are at a high temperature and the middle of the wafer is at a low temperature. Way. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 상부에 형성된 트랜지스터의 문턱전압이 높고, 웨이퍼 하부에 형성된 트랜지스터의 문턱전압이 낮은 경우, 웨이퍼 상부는 높은 온도로, 웨이퍼 하부는 낮은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.If the threshold voltage of the transistor formed on the upper portion of the wafer is high, and the threshold voltage of the transistor formed on the lower portion of the wafer is low, the upper portion of the wafer is at a high temperature and the lower portion of the wafer is at a low temperature. 제 1 항에 있어서, 상기 RTA 공정은,The method of claim 1, wherein the RTA process, 웨이퍼 상부에 형성된 트랜지스터의 문턱전압이 낮고, 웨이퍼 하부에 형성된 트랜지스터의 문턱전압이 높은 경우, 웨이퍼 상부는 낮은 온도로, 웨이퍼 하부는 높은 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.If the threshold voltage of the transistor formed on the upper wafer is low, and the threshold voltage of the transistor formed on the lower wafer is high, the upper part of the wafer is at a low temperature, and the lower part of the wafer is at a high temperature. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 RTA 공정은,The method according to any one of claims 3 to 8, wherein the RTA process, 1∼500℃/s의 램프율(Ramp Rate) 및 N2, O2, Ar, NH3, N2O 및 N2+O2의 혼합 가스를 사용하여 600∼1200℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Fabrication of a semiconductor device, characterized in that carried out at a temperature of 600 ~ 1200 ℃ using a ramp rate of 1 ~ 500 ℃ / s and a mixed gas of N2, O2, Ar, NH3, N2O and N2 + O2 Way.
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