KR100548519B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 소자 특성을 향상시키는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 상기 패드산화막을 선택적으로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 식각후 잔류된 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키도록 상기 기판 전면에 HDP-산화막을 형성하는 단계; 상기 HDP-산화막에 어닐링 공정을 실시하는 단계; 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 HDP-산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거하며, 동시에 상기 소자분리막이 상기 실리콘 기판과 단차지지 않도록 상기 소자분리막의 상부를 식각하는 단계; 상기 결과의 기판 전 영역 상에 HLD-산화막을 형성하는 단계; 상기 HLD-산화막의 일부를 벌크 식각하여 상기 소자분리막 상에 상부 에지부분이 라운딩된 HLD-산화막 패턴을 형성하는 단계; 상기 결과의 기판 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 기판 상에 스페이서용 질화막을 형성하는 단계; 및 상기 스페이서용 질화막을 벌크 식각하여 스페이서를 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a semiconductor device for improving device characteristics. The disclosed method comprises the steps of providing a silicon substrate having active and field regions defined therein; Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; Selectively etching the pad nitride layer and the pad oxide layer to expose a portion of the substrate corresponding to the field region; Forming a trench by etching the silicon substrate using the pad nitride layer remaining after the etching as an etch barrier; Forming an HDP-oxide film over the entire surface of the substrate to fill the trench; Performing an annealing process on the HDP-oxide film; Forming a device isolation layer by CMPing the HDP-oxide layer until the pad nitride layer remaining after the etching is exposed; Removing the pad nitride film and the pad oxide film remaining after the etching, and at the same time, etching the upper portion of the device isolation layer so that the device isolation layer does not step with the silicon substrate; Forming an HLD-oxide film over the entire area of the resulting substrate; Bulk etching a portion of the HLD oxide to form an HLD oxide pattern having an upper edge portion rounded on the device isolation layer; Forming a floating gate on the resulting substrate; Forming a nitride film for a spacer on the substrate including the floating gate; And bulk etching the nitride film for spacers to form a spacer.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도2 is a cross-sectional view illustrating a problem according to the prior art.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명- Explanation of symbols on main parts of drawing
21 : 실리콘 기판 22 : 패드산화막21
23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern
25 : 트렌치 26 : HDP-산화막25
27 : 소자분리막 28 : HLD-산화막27
28a : HLD-산화막 패턴 29 : 터널 산화막28a: HLD oxide pattern 29: tunnel oxide film
30 : 폴리실리콘막 31 : 플로팅 게이트30
32 : 스페이서용 질화막 32a : 스페이서32: nitride film for
33 : 어닐링 공정33: annealing process
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 로직(Logic)과 이이피롬(EEPROM : Electrically Erasable and Programmable Read Only Memory)을 혼합한 SoC(System On Chip) 소자의 일종인 MEEL(Merged EEPROM and Logic)의 제조 공정에서 소자분리막과 실리콘 기판과의 단차진 부분에 플로팅 게이트(Floating Gate)의 스페이서(Spacer)로 활용될 질화막이 잔류되는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, MEEL (SoC), which is a kind of SoC (System On Chip) device in which logic and EEPROM (EEPROM) are mixed. The present invention relates to a method of manufacturing a semiconductor device for preventing a nitride film to be used as a spacer of a floating gate from remaining in a stepped portion between a device isolation layer and a silicon substrate in a manufacturing process of a Merged EEPROM and Logic. .
SoC(System On Chip) 소자는 메모리(Memory)와 로직(Logic)을 단일 칩에 구현한 소자로서, 최근들어 그 관심이 높아지고 있다. SoC (System On Chip) device is a device that implements the memory (Memory) and logic (Logic) on a single chip, the interest is increasing recently.
이러한 SoC(System On Chip) 소자는 메모리와 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고 제조 공정이 복잡하며 제조 수율이 낮다는 단점이 있지만, 그럼에도 불구하고 단일 칩에 메모리와 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖기 때문에 그 사용이 점차 증가되는 추세에 있다.These system on chip (SoC) devices have the disadvantages of increased chip size, complex manufacturing processes, and low manufacturing yields associated with the implementation of memory and logic on a single chip, but nevertheless memory and logic on a single chip. From this implementation, the use is increasing gradually because of the advantage that the high-speed and low-power drive compared to the existing chips.
특히, MEEL(Merged EEPROM and Logic) 소자는 로직(Logic)과 이이피롬(EEPROM : Electrically Erasable and Programmable Read Only Memory)을 혼합한 SoC(System On Chip) 소자의 일종이다. In particular, the MEEL (Merged EEPROM and Logic) device is a kind of SoC (System On Chip) device that combines logic and EEPROM (Electrically Erasable and Programmable Read Only Memory).
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 제조방법 및 그에 따른 문제점을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device and related problems according to the related art.
종래의 0.18㎛급 MEEL(Merged EEPROM and Logic) 공정을 적용한 반도체 소자 의 제조방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.A method of manufacturing a semiconductor device to which a conventional 0.18 μm MEEL process is applied will be briefly described with reference to FIGS. 1A to 1D.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 이때, 상기 패드산화막(2)은 150Å의 두께로, 상기 패드질화막(3)은 1700Å의 두께로 각각 형성한다.In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first, a
그리고, 상기 패드질화막(3) 상에 상기 필드영역을 한정하는 감광막 패턴(4)을 형성한다. Then, the photoresist pattern 4 defining the field region is formed on the
그런다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막(3)과 상기 패드산화막(2)을 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시킨다. 이어서, 상기 감광막 패턴을 제거한 후, 상기 식각후 잔류된 패드질화막(3)을 식각 장벽으로 이용하여 상기 실리콘 기판(1)을 식각하여 소정 깊이의 트렌치(5)를 형성한다.Next, as illustrated in FIG. 1B, the
이후, 상기 트렌치(5)를 매립시키도록 상기 기판 전면에 HDP(High Density Plasma)-산화막(6)을 형성한다. 이때, 상기 HDP-산화막(6)은 6000Å의 두께로 형성한다. Thereafter, an HDP (High Density Plasma) -
다음으로, 상기 HDP-산화막(6)에 어닐링(Annealing) 공정(12)을 실시한다. 여기서, 상기 어닐링 공정(12)은 상기 HDP-산화막(6)의 밀도(Density)를 높이기 위한 것이다.Next, an
이어서, 도 1c에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막이 노출 될 때까지 상기 HDP-산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 소자분리막(7)을 형성한다.Subsequently, as shown in FIG. 1C, the HDP-oxide layer is chemical mechanical polished (CMP) until the remaining pad nitride layer is exposed after etching to form the
이어서, 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거한다. Subsequently, the pad nitride film and the pad oxide film remaining after the etching are removed.
그리고, 상기 결과의 기판 상에 터널 산화막(8) 및 폴리실리콘막(9)이 차례로 적층된 구조를 갖는 플로팅 게이트(10)를 형성한다. Then, a
이어서, 상기 플로팅 게이트(10)를 포함한 기판 전면에 스페이서용 질화막(11)을 형성한다. 이때, 상기 스페이서용 질화막(11)은 200Å의 두께로 형성한다.Subsequently, a
다음으로, 도 1d에 도시된 바와 같이, 상기 스페이서용 질화막을 마스크(Mask) 작업 없이 벌크 식각(Bulk Etch)하여 상기 플로팅 게이트(10)를 덮는 플로팅 게이트 스페이서(11a)를 형성한다.Next, as shown in FIG. 1D, the spacer nitride film is bulk etched without a mask operation to form the
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a problem according to the prior art.
종래의 기술에서는 도 2에 도시된 바와 같이, 상기 소자분리막(107)과 상기 실리콘 기판(101)과의 단차진 부분에 상기 플로팅 게이트(Floating Gate)(110)의 스페이서(Spacer)(111a)로 활용되는 스페이서용 질화막이 일부 잔류되며, 상기 잔류된 질화막은 후속 공정에서의 결함(Defect)으로 작용하여 문턱전압(Vt)의 시프트(Shift) 및 동작전류(Operation Current)의 불안정 현상 등을 야기시켜 소자의 특성이 저하되는 문제점이 발생된다. In the related art, as shown in FIG. 2, a
도 2에서 미설명된 도면부호 108은 터널 산화막, 109는 폴리실리콘막, 그리 고, A는 질화막 잔류물을 각각 나타낸 것이다.In FIG. 2,
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상기 소자분리막과 상기 실리콘 기판의 단차진 부분에 상기 플로팅 게이트의 스페이서로 활용되는 스페이서용 질화막이 잔류되는 것을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and prevents the spacer nitride film utilized as a spacer of the floating gate from remaining in the stepped portions of the device isolation layer and the silicon substrate, thereby improving device characteristics. Its purpose is to provide a method for manufacturing a semiconductor device that can be improved.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 상기 패드산화막을 선택적으로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 식각후 잔류된 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키도록 상기 기판 전면에 HDP-산화막을 형성하는 단계; 상기 HDP-산화막에 어닐링 공정을 실시하는 단계; 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 HDP-산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거하며, 동시에 상기 소자분리막이 상기 실리콘 기판과 단차지지 않도록 상기 소자분리막의 상부를 식각하는 단계; 상기 결과의 기판 전 영역 상에 HLD-산화막을 형성하는 단계; 상기 HLD-산화막의 일부를 벌크 식각하여 상기 소자분리막 상에 상부 에지부분이 라운딩된 HLD-산화막 패턴을 형성하는 단계; 상기 결과의 기판 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 기판 상에 스페이서 용 질화막을 형성하는 단계; 및 상기 스페이서용 질화막을 벌크 식각하여 스페이서를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a silicon substrate having active and field regions defined therein; Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; Selectively etching the pad nitride layer and the pad oxide layer to expose a portion of the substrate corresponding to the field region; Forming a trench by etching the silicon substrate using the pad nitride layer remaining after the etching as an etch barrier; Forming an HDP-oxide film over the entire surface of the substrate to fill the trench; Performing an annealing process on the HDP-oxide film; Forming a device isolation layer by CMPing the HDP-oxide layer until the pad nitride layer remaining after the etching is exposed; Removing the pad nitride film and the pad oxide film remaining after the etching, and at the same time, etching the upper portion of the device isolation layer so that the device isolation layer does not step with the silicon substrate; Forming an HLD-oxide film over the entire area of the resulting substrate; Bulk etching a portion of the HLD oxide to form an HLD oxide pattern having an upper edge portion rounded on the device isolation layer; Forming a floating gate on the resulting substrate; Forming a nitride film for a spacer on the substrate including the floating gate; And bulk etching the nitride film for spacers to form a spacer.
여기서, 상기 HLD-산화막은 150Å의 두께로 형성한다.Here, the HLD oxide film is formed to a thickness of 150 kPa.
본 발명에 따르면, 실리콘 기판과 단차지지 않도록 소자분리막을 형성한 후, 상기 소자분리막 상에 상부 에지(Edge)부분이 라운딩(Rounding)된 HLD-산화막 패턴을 형성시켜, 상기 소자분리막 상부 에지 부분과 상기 실리콘 기판과의 단차진 부분에 상기 플로팅 게이트의 스페이서로 활용되는 스페이서용 질화막이 잔류되는 것을 방지할 수 있다.According to the present invention, after forming a device isolation layer so as not to step with the silicon substrate, by forming a HLD-oxide pattern rounded the upper edge (Edge) portion on the device isolation film, and the upper edge portion of the device isolation film It is possible to prevent the spacer nitride film utilized as a spacer of the floating gate from remaining in the stepped portion with the silicon substrate.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 이때, 상기 패드산화막(22)은 150Å의 두께로, 상기 패드질화막(23)은 1700Å의 두께로 각각 형성한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 3A, first, a pad oxide layer is formed on a
그리고, 상기 패드질화막(23) 상에 상기 필드영역을 한정하는 감광막 패턴(24)을 형성한다. A
그런다음, 도 3b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막(23)과 상기 패드산화막(22)을 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시킨다. 이어, 상기 감광막 패턴을 제거한 후, 상기 식각후 잔류된 패드질화막(23)을 식각 장벽으로 이용하여 상기 실리콘 기판(21)을 식각하여 소정 깊이의 트렌치(25)를 형성한다.3B, the
그리고나서, 상기 트렌치(25)를 매립시키도록 상기 기판 전면에 HDP(High Density Plasma)-산화막(26)을 형성한다. 이때, 상기 HDP-산화막(26)은 6000Å의 두께로 형성한다. Then, an HDP (High Density Plasma) -
다음으로, 상기 HDP-산화막(26)에 어닐링(Annealing) 공정(33)을 실시한다. 여기서, 상기 어닐링 공정(33)은 상기 HDP-산화막(26)의 밀도(Density)를 높이기 위한 것이다.Next, an
이어서, 도 3c에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 HDP-산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 소자분리막(27)을 형성한다.Subsequently, as shown in FIG. 3C, the HDP-oxide film is chemically mechanically polished (CMP) until the remaining pad nitride film is exposed to form the
그리고, 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거하며, 동시에 상기 소자분리막(27)이 상기 실리콘 기판(21)과 단차지지 않도록 상기 소자분리막(27)의 상부를 식각한다. 이때, 상기 소자분리막(27)의 상부 에지(Edge)부분에 모트(Moat)가 발생된다. 한편, 상기 소자분리막(27) 상부의 식각 공정은 HF 용액을 이용한다. The pad nitride film and the pad oxide film remaining after the etching are removed, and at the same time, the upper portion of the
그리고 나서, 상기 결과의 기판 전 영역 상에 HLD(High temperature Low pressure Deposition)-산화막(28)을 형성한다. 여기서, 상기 HLD-산화막(28)은 150Å의 두께로 형성한다.Then, a high temperature low pressure deposition (HLD) -
이어서, 도 3d에 도시된 바와 같이, 상기 HLD-산화막(28)의 일부를 벌크 식각(Bulk Etch)하여 상기 소자분리막(27) 상에 상부 에지(Edge)부분이 라운딩(Rounding)된 HLD-산화막 패턴(28a)을 형성한다.Subsequently, as illustrated in FIG. 3D, a portion of the
그리고, 상기 결과의 기판 상에 터널 산화막(29) 및 폴리실리콘막(30)이 차례로 적층된 구조를 갖는 플로팅 게이트(31)를 형성한다. Then, a floating
이어서, 상기 플로팅 게이트(31)를 포함한 기판 전면에 스페이서용 질화막(32)을 형성한다. 이때, 상기 스페이서용 질화막(32)은 200Å의 두께로 형성한다.Next, a
다음으로, 도 3e에 도시된 바와 같이, 상기 스페이서용 질화막을 마스크(Mask) 작업 없이 벌크 식각(Bulk Etch)하여 상기 플로팅 게이트(31)를 덮는 플로팅 게이트 스페이서(32a)를 형성한다.Next, as illustrated in FIG. 3E, the spacer nitride film is bulk etched without a mask operation to form the floating
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 실리콘 기판과 단차지지 않도록 소자분리막을 형성한 후, 상기 소자분리막 상에 상부 에지(Edge)부분이 라운딩(Rounding)된 HLD-산화막 패턴을 형성시켜, 상기 소자분리막 상부 에지 부분과 상기 실리콘 기판과의 단차진 부분에 상기 플로팅 게이트의 스페이서로 활용되는 스페이서용 질화막이 잔류되는 것을 방지할 수 있다.The semiconductor device according to the present invention manufactured through the above process forms a device isolation film so as not to be stepped with a silicon substrate, and then forms an HLD oxide pattern with a rounded upper edge on the device isolation film. The spacer nitride film used as a spacer of the floating gate may be prevented from remaining in the stepped portion between the upper portion of the device isolation layer and the silicon substrate.
이상에서와 같이, 본 발명은 실리콘 기판과 단차지지 않도록 소자분리막을 형성한 후, 상기 소자분리막 상에 상부 에지(Edge)부분이 라운딩(Rounding)된 HLD-산화막 패턴을 형성시킴으로써, 상기 소자분리막 상부 에지 부분과 상기 실리콘 기판과의 단차진 부분에 상기 플로팅 게이트의 스페이서로 활용되는 스페이서용 질화막이 잔류되는 것을 방지할 수 있다. 따라서, 상기 잔류된 질화막으로 인한 문턱전압(Vt)의 시프트(Shift) 및 동작전류(Operation Current)의 불안정 현상 등을 개선시켜 소자의 특성을 향상시킬 수 있다.As described above, according to the present invention, after the device isolation layer is formed so as not to be stepped with the silicon substrate, the HLD-oxide pattern having the upper edge rounded is formed on the device isolation layer, thereby forming an upper portion of the device isolation layer. It is possible to prevent the spacer nitride film, which is used as a spacer of the floating gate, from remaining at an edge portion between the edge portion and the silicon substrate. Accordingly, the characteristics of the device may be improved by improving the shift of the threshold voltage Vt and the instability of the operation current due to the remaining nitride film.
Claims (2)
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