KR100547832B1 - 통신시스템의 채널 부호화 및 복호화 장치 - Google Patents

Abstract

본 발명은 채널부호화 장치가, 입력비트들을 부호화하는 구성부호기와 입력비트들의 순서를 뒤섞어 주는 인터리버와, 이러한 입력비트들을 랜덤화시켜주는 변환기로 구성된 것을 특징으로 한다. 본 발명에서 구성부호기의 입력비트의 독립성을 유지해주는 이러한 변환기의 효과를 특징으로하는 부호기를 제공한다.

Description

통신시스템의 채널 부호화 및 복호화 장치

본 발명은 프레임 단위의 데이타를 통신하는 장치에 관한 것으로, 특히 채널 부호화 및 복호화 장치에 관한 것이다. 채널부호화 장치는 보내어진 정보가 채널을 통과할 때에 생기는 잡음에 의해 일부 손상이 되는데, 이 손상된 정보를 원래의 정보로 수정하는 장치로 통신시스템에 있어서 중요한 부분이다.

현재 부호 분할 다중 접속(Code Division Multiple Access: 이하 CDMA라 칭한다) 방식의 통신시스템은 IS-95 규격에 따라 구현되고 있다. 이 규격에서는 음성정보를 주고 받는데에 있어서 채널부호화 장치로 길쌈부호장치(Convolutional Code)를 사용하고 있다. 이 길쌈부호는 음성정보와 같이 비교적 짧은 길이의 프레임에 대해서는 가장 우수한 성능을 보였다. 그러나, 최근들어 이동통신에 있어서 고속데이터통신 시스템에 대해 많은 연구가 이루어지고 있는데 이런 시스템에서 프레임들은 기존의 음성정보를 싣는 프레임보다 훨씬 더 크다. 1993년에 Berrou는 터보부호라는 인터리버를 사용한 구조적 부호기(Systematic code)를 발명하였는데, 이는 기존의 길쌈부호에 비해 긴 프레임에 대해서 우수한 성능을 가진다. 이러한 터보코드의 성능은 인터리버의 효과에서 오는데, 이러한 인터리버 효과는 프레임의 길이가 클수록 더 큰 효과를 나타낸다. 인터리버는 프레임내에서 모든 비트들의 순서를 뒤섞어줌으로써 프레임이 채널을 통과할 때 받는 잡음의 영향의 연속성을 상쇄시켜준다. 따라서, 인터리버는 비트들사이의 연관성을 없게 하는데, 인터리버를 설계하는 것은 아직도 어려운 부분중에 하나이다.

터보 부호는 도1에서 도시한 것과 같이 두 개의 구성부호기와 인터리버로 구성되어있는데 이에 대한 자세한 동작은 Berrou에 의해 발표된 미국특허(No 5,446,747)에 나타나 있다.

따라서 본 발명의 목적은 비트들사이의 연관성을 상쇄시켜주어 부호화함으로써 우수한 성능을 갖는 새로운 구조의 채널 부화화장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 이러한 새로운 구조의 채널부호화장치 및 방법에 대한 복호화 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 채널부호화 장치가, 입력비트들을 부호화하여 제1패리티비트를 출력하는 제1구성부호기와, 상기 입력비트들에 특정 연산을 가해 랜덤화시켜 출력하는 변환기와, 상기 변환기의 출력을 인터리빙하여 출력하는 인터리버와, 상기 인터리버의 출력을 부호화하여 제2패리티비트를 출력하는 제2구성부호기로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

하기 설명에서 마스크 생성기 같은 특정 함수들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 또한 이들의 변형에 의해서도 본 발명이 용이하게 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

하기의 설명에서 "정보비트" 라는 용어는 부호화하지 않은 데이타를 의미하며, "패리티 비트" 라는 용어는 구성부호기를 통해 부호화된 데이타를 의미한다. 본 발명의 실시예에서는 상기 채널 부호화장치에서 이 정보비트들의 무작위성을 증가시켜주는 효과를 갖는 부호화 구조를 제안한다.이러한 효과를 얻기위해 인터리빙된 정보비트에 난수열을 더하여 비트들의 무작위성을 증가시켜주고 이를 구성부호기에 입력하여 또 다른 패리티비트를 만들으므로써 이러한 구조는 각각의 구성부호기에서의 상관성을 상쇄시켜준다.

도 2는 본 발명에 따른 부호화 장치를 도시한 도면이다.

상기 도 2를 참조하면, 정보비트Ik는 바로 Xk로 출력됨과 동시에 구성부호기1 및 변환기240으로 입력된다. 상기 구성부호기1은 입력되는 상기 정보비트Ik를 부호화하여 제1패리티비트Y1k를 출력한다. 상기 변환기240은 입력되는 상기 정보비트Ik를 랜덤화시켜 출력한다. 인터리버230은 상기 변환기240의 출력을 인터리빙하여 출력한다. 구성부호기2는 상기 인터리버230의 출력을 부호화하여 제2패리티비트Y2k를 출력한다. 이때 상기 변환기240은 인터리버 효과와 다른 방식으로 입력비트들을 랜덤화시켜 비트들의 무작위성을 증가시킨다. 예를들어, 상기 변환기240는 입력되는 신호에 특정 우리가 알고 있는 값들을 가산, 승산, 가산과 승산이 결합된 연산 등을 가함으로서 입력된 정보비트와 상당히 다른 비트들을 출력한다.

도 3은 본 발명에 따른 부호기 장치를 도시한 도면이다. 상기 도 3은 상기 도 2와 유사한 구성을 가지며, 단지 변화기를 인터리버 후단에 배치한 구조를 갖는다.

상기 도 3을 참조하면, 정보비트Ik는 바로 Xk로 출력됨과 동시에 구성부호기310 및 인터리버330으로 입력된다. 상기 구성부호기1은 입력되는 상기 정보비트Ik를 부호화하여 제1패리티비트Y1k를 출력한다. 상기 인터리버330은 입력되는 상기 정보비트Ik를 인터리빙하여 출력한다. 변환기340은 상기 인터리버330의 출력을 랜덤화시켜 출력한다. 이때 상기 변환기340은 인터리버 효과와 다른 방식으로 입력비트들을 랜덤화시켜 비트들의 무작위성을 증가시킨다. 구성부호기320은 상기 변환기340의 출력을 부호화하여 제2패리티비트Y2k를 출력한다.

이하 본 발명에 따른 구체적인 실시 예를 설명한다.

본 발명의 실시예에 따른 부호화 장치는 피엔 시퀀스를 정보비트에 더함으로써 정보비트의 무작위성을 증가시키는 기능을 수행한다. 상기 실시예에서는 부호기는 1/3 부호화율(coding rate)을 사용한다고 가정하고, 각각의 구성부호기는 순환적 길쌈부호라 가정한다. 이 때 복호기는 부호화된 프레임 데이타를 복호시 부호화 과정에서 상기 피엔 시퀀스 생성기에서의 똑같은 출력을 알고 있다. 구성부호기와 인터리버의 자세한 동작은 Berrou에 의해 발표된 미국특허(No 5,446,747)를 나타난다.

도 4는 본 발명의 실시 예에 따른 부호기 장치를 도시한 도면이다. 상기 도 4는 상기한 변환기로써 피엔시퀀스에 정보비트를 더해주는 구조를 갖는다.

상기 도 4를 참조하면, 정보비트 Ik는 먼저 바로 Xk로 출력됨괴 동시에 구성부호기1 410및 인터리버430으로 입력된다. 상기 구성부호기1은 입력되는 상기 정보비트 Ik를 부호화하여 제1패리티비트Y1k를 출력한다. 상기 인터리버430은 입력되는 상기 정보비트 Ik를 인터리빙하여 출력한다. 피엔시퀀스 생성기(PN sequence generator)440은 PN 시퀀스를 연속적으로 한비트씩 발생하여 출력한다. 곱셈기는 상기 인터리버430의 출력과 상기 피엔시퀀스 생성기440의 출력을 배타적 가산하여 출력한다. 구성부호기420은 상기 곱셈기의 출력을 부호화하여 제2패리티비트 Y2k를 출력한다.

상기한 구성에 근거한 동작을 살펴본다.

우선, 정보비트 Ik는 먼저 바로 Xk로 출력되고 동시에 인터리버430와 구성부호기410로 입력되어 진다. 구성부호기410에 입력된 정보비트들은 부호화 되어 제1패리티비트Y1k를 출력한다. 인터리버430에 입력된 정보비트들은 인터리버430을 통해 순서가 뒤섞여 출력되어진다. 이 때, 피엔시퀀스 생성기440은 피엔시퀀스를 연속적으로 한비트씩 발생하여 출력하기 시작한다. 도 5는 부호화과정에 대한 시간에 따른 동작과정을 나타낸 것이다. 이렇게 출력되어진 각각의 피엔시퀀스 인터리빙된 각각의 정보비트들과 배타적가산이 되어 구성부호기420으로 입력된다. 이렇게 배탁적 가산되어진 비트들은 정보비트들에 무작위성을 높여주어진 것이다. 이 때, 구성부호기420으로 입력된 배타적가산되어진 비트들은 부호화되어 제2패리티비트Y2k를 출력한다. 상기 동작에서 "비트" 는 0과 1의 값을 가지는 이진수인데, 이에 대한 배타적연산은 0+0=0, 1+0 = 0+1 = 1, 1+1 = 0으로 정의한다. 이를 채널로 보내기 전에 이진수 0과 1을 실수값 1과 -1로 변환하여 보내는데, 이 때, 이진수에 대한 배타적 연산 +는 실수값 승산기 ×와 연산관점에서 동일한 효과를 갖는다. (1×1=1, 1×-1 = -1×1 = -1, -1×-1 = 1)

도 6은 상기 도4의 부호기에 따른 복호기를 나타낸 것이다.

상기 도 6을 참조하면, 채널을 통과한 1과-1의 값을 갖는 부호심볼들인 Xk,Y1k,Y2k가 복호기에 입력이 되었을 때, 구성복호기1 610에 부호심볼 Xk,Y1k가 입력된다. 이 때, 구성부호기1 610는 입력된 부호심볼들을 복호화하여 이 심볼들에 대한 0일 때의 확률과 1일 때의 확률의 비를 계산하여 이 값으로 기존의 채널을 통과한 정보심볼Xk를 보정한 값을 복호화된 심볼로써 출력한다. 이 구성복호기1 610의 출력심볼들은 인터리버 630을 통해 인터리빙된다. 이 인터리빙된 심볼들이 한심볼씩 출력될 때, 피엔시퀀스 생성기 650은 피엔시퀀스 심볼들을 생성하여 한 심볼씩 출력하여 상기 인터리빙된 각각의 심볼들에 승산되어져 이 승산된 심볼들은 부호심볼 Y2k와 함께 구성복호기2 620으로 입력된다. 구성복호기2 620은 구성복호기1 610과 같은 동작을 수행하여 복호화된 심볼들을 출력한다. 이 복호화된 심볼들이 한심볼씩 출력될 때, 피엔시퀀스 생성기 660은 상기 피엔시퀀스 생성기 650과 똑같은 피엔시퀀스 심볼들을 생성하여 한 심볼씩 출력하여 상기 복호화된 각각의 심볼들에 승산되어지는데, 이 과정을 통해 상기 피엔시퀀스 생성기 650에서 승산되어졌던 피엔시퀀스 심볼들의 영향을 없애준다. 이렇게 승산 과정을 거친 심볼들은 디인터리버 640으로 입력되어 디인터리빙된 후 다시 구성부호기1 610으로 Y1k와 함께 입력되어 상기와 똑같은 동작을 반복수행한다. 이런 반복수행이 특정횟수만큼 이루어진후 디인터리버640에서 복호화된 심볼이 출력되면 스위치680이 디인터리버640과 판정기670을 연결하고 복호화된 심볼들은 판정기670으로 입력되어 1과0의 값으로 판정되어진 후에 이 판정된 값들을 최종적인 복호화된 비트로 출력한다.

상술한 바와 같이 본 발명은 각각의 부호화기에 입력되는 정보비트의 독립성을 증가시키는 장치 및 방법에 관한 것이다. 상기 변환기는 정보비트를 랜덤화시킴으로써 무작위성을 증가시킨다. 이 때, 각각의 구성부호기에서 입력되는 정보비트들은 서로 다른 입력이 들어오는 효과를 갖는다. 따라서, 복호기에서, 반복 복호를 수행할 때, 각각의 구성 복호기가 독립적인 심볼들을 복호화하는 효과를 준다. 따라서, 이와 같은 효과는 부호기의 성능개선을 보인다.

도 1은 기존의 터보부호기의 구조를 나타낸 도면

도 2는 본 발명에 따른 인터리버 전에 변환기를 사용한 부호기 구조를 나타내는 도면

도 3는 본 발명에 따른 인터리버후에 변환기를 사용한 부호기 구조를 나타내는 도면

도 4는 본 발명의 실시 예에 따른 변환기로써 피엔시퀀스를 정보비트에 더해주는 구조를 갖는 부호기를 나타내는 도면

도 5는 시간에 따라 도 4의 동작을 설명하는 도면

도 6은 도 4의 부호기구조에 대응하는 복호기구조를 나타내는 도면

Claims (4)

1. 통신시스템의 채널부호화 장치에 있어서,

   입력비트들을 부호화하여 제1패리티비트를 출력하는 제1구성부호기와,

   상기 입력비트들에 특정 연산을 가해 랜덤화시켜 출력하는 변환기와,

   상기 변환기의 출력을 인터리빙하여 출력하는 인터리버와,

   상기 인터리버의 출력을 부호화하여 제2패리티비트를 출력하는 제2구성부호기로 구성됨을 특징으로 하는 채널부호화 장치.
2. 통신시스템의 채널부호화 장치에 있어서,

   입력비트들을 부호화하여 제1패리티비트를 출력하는 제1구성부호기와,

   상기 입력비트들을 인터리빙하여 출력하는 인터리버와,

   상기 인터리버의 출력에 특정 연산을 가해 랜덤화시켜 출력하는 변환기와,

   상기 변환기의 출력을 부호화하여 제2패리티비트를 출력하는 제2구성부호기로 구성됨을 특징으로 하는 채널부호화 장치.
3. 통신시스템의 채널부호화 장치에 있어서,

   입력비트들을 부호화하여 제1패리티비트를 출력하는 제1구성부호기와,

   상기 입력비트들을 인터리빙하여 출력하는 인터리버와,

   피엔시퀀스를 생성하여 출력하는 피엔시퀀스 생성기와,

   상기 인터리버의 출력과 상기 피엔시퀀스 생성기의 출력을 배타적 가산하여 출력하는 곱셈기와,

   상기 곱셈기의 출력을 부호화하여 제2패리티비트를 출력하는 제2구성부호기로 구성됨을 특징으로 하는 채널부호화 장치.
4. 통신시스템의 채널복호화 장치에 있어서,

   정보심볼과 제1패리티비트를 입력하며, 기존의 채널을 통과한 정보심볼을 보정하여 복호화된 심볼로서 출력하는 제1구성복호기와,

   상기 제1구성복호기의 출력을 인터리빙하여 출력하는 인터리버와,

   피엔시퀀스를 생성하여 출력하는 제1피엔시퀀스 생성기와,

   상기 인터리버의 출력과 상기 제1피엔시퀀스 생성기의 출력을 곱하여 출력하는 제1곱셈기와,

   상기 제1곱셈기의 출력 및 제2패리티비트를 입력하며, 기존의 채널을 통과한 정보심볼을 보정하여 복호화된 심볼로서 출력하는 제2구성복호기와,

   상기 제1피엔시퀀스 생성기와 동일한 피엔 시퀀스를 생성하여 출력하는 제2피엔시퀀스 생성기와,

   상기 제2구성복호기의 출력과 상기 제2피엔시퀀스 생성기의 출력을 곱하여 출력하는 제2곱셈기와,

   상기 제2곱셈기의 출력을 디인터리빙하여 스위치로 출력하는 디인터리버와,

   복호화된 심볼을 판정하여 최종 복호화된 비트들을 출력하는 판정기와,

   상기 디인터리버의 출력을 항시에는 상기 제1구성복호기로 스위칭하며, 복호화된 심볼 판정시 상기 디인터리버의 출력을 상기 판정기로 스위칭하는 스위치로 구성됨을 특징으로 하는 채널복호화 장치.