KR100547070B1 - 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시장치 및 그 제조 방법 - Google Patents

다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100547070B1
KR100547070B1 KR1020030002365A KR20030002365A KR100547070B1 KR 100547070 B1 KR100547070 B1 KR 100547070B1 KR 1020030002365 A KR1020030002365 A KR 1020030002365A KR 20030002365 A KR20030002365 A KR 20030002365A KR 100547070 B1 KR100547070 B1 KR 100547070B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor layer
gate electrode
polycrystalline
layer
Prior art date
Application number
KR1020030002365A
Other languages
English (en)
Other versions
KR20030061677A (ko
Inventor
고또준
사이또가쯔또시
오오꾸라마꼬또
다까사끼유끼오
야마모또마사나오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
히다치디바이스 엔지니어링가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 히다치디바이스 엔지니어링가부시키가이샤 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20030061677A publication Critical patent/KR20030061677A/ko
Application granted granted Critical
Publication of KR100547070B1 publication Critical patent/KR100547070B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은, 드레인 및 소스 영역의 활성화가 충분히 행해지는 구성으로 하는 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치 및 그 제조 방법을 제공한다. 또한, 본 발명은 LDD 영역에서의 불순물 농도의 제어가 용이한 구성인 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치 및 그 제조 방법을 제공한다. 본 발명에 따른 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치는, 다결정 반도체층은 상면에 절연막을 개재하여 게이트 전극이 형성되어 있고, 이 게이트 전극의 한쪽의 측의 다결정 반도체층을 드레인 영역, 다른쪽의 측의 다결정 반도체층을 소스 영역으로 하는 것이며, 다결정 반도체층의 상기 게이트 전극의 하측(특히, 바로 아래)의 영역에는 활성화된 p형 불순물이 주입되어 있고, 다결정 반도체층의 상기 게이트 전극의 하측(특히, 바로 아래) 이외의 영역에는 활성화된 n형 불순물이 주입되어 있는 것이다. 이 다결정 반도체층은, 게이트 전극의 하측의 영역으로부터 드레인 영역 및 소스 영역에 이르는 각 영역에는 게이트 전극의 하측으로부터 드레인 영역 및 소스 영역에 이름에 따라, 활성화된 p형 불순물이 순차적으로 감소하는 분포로 되어 있는 특징을 갖고 있다.
다결정 반도체층, 활성화, LDD 영역, 시일재 SL, 배선층

Description

다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치 및 그 제조 방법{IMAGE DISPLAY DEVICE USING TRANSISTOR WITH POLYCRYSTAL SEMICONDUCTOR LAYER AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 박막 트랜지스터의 일 실시예를 나타내는 다결정 반도체층의 불순물 분포를 도시하는 설명도.
도 2는 본 발명에 따른 박막 트랜지스터가 형성되는 액정 표시 장치의 일 실시예를 나타내는 구성도.
도 3은 본 발명의 액정 표시 장치의 화소의 일 실시예를 나타내는 평면도.
도 4는 도 3의 IV-IV선을 따라 절취한 단면도.
도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 실시예를 나타내는 공정도.
〈도면의 주요 부분에 대한 부호의 설명〉
AR : 액정 표시부
CL : 용량 신호선
Cstg : 용량 소자
DL : 드레인 신호선
GL : 게이트 신호선
He : 영상 신호 구동 회로
PX : 화소 전극
SL : 시일재
SUB1, SUB2 : 투명 기판
V : 수직 주사 구동 회로
본 발명은 다결정 박막 트랜지스터를 이용한 화상 표시 장치 및 그 제조 방법에 관한 것이다.
예를 들면, 액정 표시 장치는 액정을 개재하여 대향 배치되는 각 기판 중 한쪽의 기판의 액정측의 면에, 한 쌍의 게이트 신호선과 한 쌍의 드레인 신호선으로 둘러싸인 영역을 화소 영역으로 하고, 이 화소 영역에 편측의 게이트 신호선으로부터의 주사 신호에 의해 작동되는 박막 트랜지스터와, 이 박막 트랜지스터를 개재하여 편측의 드레인 신호선으로부터의 영상 신호가 공급되는 화소 전극을 구비하여 구성되어 있다.
또한, 이 박막 트랜지스터로서, 그 반도체층을 다결정의 예를 들면 Si(poly-Si)를 이용한 것이 알려져 있다.
이러한 반도체층은 기판면에 비정질 Si(a-Si)로 이루어지는 층을 형성한 후, 예를 들면 레이저광의 조사에 의해 다결정화하여 형성된다.
또한, 박막 트랜지스터는 다결정화된 상기 반도체층을, 예를 들면 붕소(B)를 주입하여 p형으로 하고, 상기 반도체층의 표면에 산화막을 형성한 후, 이 산화막의 상면에 반도체층을 교차하도록 하여 게이트 전극을 형성하고, 이 게이트 전극을 마스크로 하여 예를 들면 인(P)을 주입함으로써, 게이트 전극 바로 아래의 영역에 대하여 양측의 영역, 즉 드레인 영역 및 소스 영역을 n형으로 하는 것에 의해 구성된다.
또, 상기 드레인 영역 및 소스 영역을 형성할 때는 상기 게이트 전극 바로 아래의 영역과 드레인 영역 및 소스 영역의 각 경계부에서, 마스크(포토레지스트)를 후퇴시켜 인(P)을 주입시켜 n-형 영역으로서 소위 LDD 영역(Lightly Doped Drain)를 형성하는 것이 통상이다.
그러나, 이와 같이 구성되는 다결정 박막 트랜지스터는 그 반도체층 내에서의 n형 불순물인 인의 활성화가 매우 곤란하다고 하는 문제가 있다.
또한, 이에 의해 상기 LDD 영역에서의 불순물 농도의 제어가 곤란하다고 하는 문제도 있다.
본 발명의 목적은 드레인 및 소스 영역의 활성화가 충분히 행해진 다결정 박막 트랜지스터를 갖는 표시 특성이 우수한 화상 표시 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 다결정 박막 트랜지스터의 LDD 영역에서의 불순물 농 도의 제어가 용이하기 때문에, 효율이 좋은 화상 표시 장치 및 그 제조 방법을 제공하는 것에 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 이하와 같다.
본 발명의 제1 실시 형태에 따르면, 본 발명에 따른 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치는, 다결정 반도체층은 상면에 절연막을 개재하여 게이트 전극이 형성되어 있고, 이 게이트 전극의 한쪽의 측의 다결정 반도체층을 드레인 영역, 다른 쪽의 측의 다결정 반도체층을 소스 영역으로 하는 것이며, 다결정 반도체층의 상기 게이트 전극의 하측(특히 바로 아래)의 영역에는 활성화된 p형 불순물이 주입되어 있고, 다결정 반도체층의 상기 게이트 전극의 하측(특히 바로 아래) 이외의 영역에는 활성화된 n형 불순물이 주입되어 있다.
이 구성에 의해, 다결정 박막 트랜지스터는 드레인 및 소스 영역의 활성화가 충분히 행해져, 그 결과 표시 특성이 우수한 화상 표시 장치를 제공할 수 있다.
이 다결정 반도체층은 게이트 전극의 하측의 영역으로부터 드레인 영역 및 소스 영역에 이르는 각 영역에는 게이트 전극의 하측으로부터 드레인 영역 및 소스 영역에 이름에 따라, 활성화된 p형 불순물이 순차적으로 감소하는 분포로 되어 있는 특징을 갖고 있다.
또한, 이 다결정 박막 트랜지스터의 활성화된 n형 불순물이 주입된 다결정 반도체층은 비정질 반도체에 n형 불순물을 도핑하고, 그 후 레이저광의 조사에 의 한 어닐링에 의해 형성되는 것이다.
본 발명의 다른 실시 형태에 따르면, 다결정 Si층을 갖는 트랜지스터를 이용한 화상 표시 장치에 있어서, 다결정 Si층은 상면에 절연막을 개재하여 게이트 전극이 형성되어 있고, 이 게이트 전극의 한쪽의 측의 다결정 Si층을 드레인 영역, 다른 쪽의 측의 다결정 Si층을 소스 영역으로 하는 것이며, 다결정 Si층의 상기 게이트 전극의 하측(특히 바로 아래)의 영역에는 활성화된 붕소가 주입되어 있고, 다결정 Si층의 상기 게이트 전극의 하측(특히 바로 아래) 이외의 영역에는 활성화된 인이 주입되어 있으며, 게이트 전극의 하측의 영역으로부터 드레인 영역 및 소스 영역에 이르는 각 영역에는 게이트 전극의 하측(특히 바로 아래)로부터 드레인 영역 및 소스 영역에 이름에 따라 활성화된 붕소가 순차적으로 감소하는 분포로 되는 것이다.
이 구성에 의해, 다결정 Si 트랜지스터는 드레인 및 소스 영역의 활성화가 충분히 행해져, 그 결과 표시 특성이 우수한 화상 표시 장치를 제공할 수 있다.
또한, 이 다결정 Si 트랜지스터의 다결정 Si층은 비정질 Si층에 인을 도핑한 후에 레이저광의 조사에 의한 어닐링에 의해 형성되는 것을 특징으로 한다.
본 발명의 다른 실시 형태에 따르면, 화상 표시 장치의 제조 방법에 있어서, 기판의 상면에 형성된 비정질 Si층에 n형 불순물을 주입하는 공정과, 이 비정질 Si층에 레이저광을 조사함으로써 n형 폴리 Si층을 형성하는 공정과, 이 n형 폴리 Si층의 상면에 절연막을 형성하는 공정과, 이 n형 폴리 Si층의 드레인 영역 및 소스 영역 사이의 영역에 선택적으로 p형 불순물을 주입하는 공정과, 이 p형 불순물을 주입한 영역 상의 일부에 게이트 전극을 형성하는 공정을 포함한다.
이에 의해, 드레인 및 소스 영역의 활성화가 충분히 행해져 다결정 Si 트랜지스터를 제조할 수 있고, 그 결과 우수한 표시 특성의 화상 표시 장치를 제조할 수 있다.
또한, 게이트 전극을 가열함으로써 p형 불순물의 활성화를 행하는 공정을 포함한다.
게이트 전극의 가열은, 예를 들면 단파장 아크 램프를 이용한 RTA(Rapid Thermal Annealing)에 의해 행하는 것이다.
본 발명의 다른 실시 형태에 따르면, 다결정 Si층을 갖는 트랜지스터를 이용한 화상 표시 장치에 있어서, 기판의 상면에 형성된 비정질 Si층에 인 이온을 주입하는 공정과, 상기 비정질 Si층에 레이저광을 조사함으로써 n형 폴리 Si층을 형성하는 공정과, 상기 n형 폴리 Si층의 상면에 절연막을 형성하는 공정과, 상기 n형 폴리 Si층의 드레인 영역 및 소스 영역 사이의 영역에 선택적으로 붕소 이온을 주입하는 공정과, 상기 붕소 이온을 주입한 영역 상의 일부에 게이트 전극을 형성하는 공정을 포함한다.
또한, 단파장 아크 램프를 이용하여 상기 p형 불순물의 활성화를 행하는 공정을 포함한다.
이하, 본 발명에 따른 다결정 박막 트랜지스터 및 그 제조 방법의 실시예를 도면을 이용하여 설명한다.
〈제1 실시예〉
(전체 구성)
도 2는 본 발명에 따른 다결정 박막 트랜지스터가 적용되는 액정 표시 장치의 일 실시예를 나타내는 전체 구성도이다. 도 2는 등가 회로로서 도시되어 있지만 실제의 기하학적 배치에 대응시켜 나타내고 있다.
우선, 액정을 개재하여 상호 대향 배치되는 한 쌍의 투명 기판 SUB1, SUB2이 있고, 액정은 한쪽의 투명 기판 SUB1에 대한 다른 쪽의 투명 기판 SUB2의 고정을 겸하는 시일재 SL에 의해 봉입되어 있다.
시일재 SL에 의해 둘러싸인 상기 한쪽의 투명 기판 SUB1의 액정측의 면에는 그 x 방향으로 연장하고 y 방향으로 병설된 게이트 신호선 GL과 y 방향으로 연장하고 x 방향으로 병설된 드레인 신호선 DL이 형성되어 있다.
각 게이트 신호선 GL과 각 드레인 신호선 DL로 둘러싸인 영역은 화소 영역을 구성함과 함께, 이들 각 화소 영역의 매트릭스형상의 집합체는 표시 영역인 액정 표시부 AR를 구성하도록 되어 있다.
또한, x 방향으로 병설되는 각 화소 영역의 각각에는 이들 각 화소 영역 내에 주행된 공통의 용량 신호선 CL이 형성되어 있다. 이 용량 신호선 CL은 각 화소 영역에 형성되는 용량 소자 Cstg의 한쪽의 전극에 접속되므로, 일정한 전압이 인가되도록 되어 있다.
각 화소 영역에는 그 편측의 게이트 신호선 GL으로부터의 주사 신호에 의해 작동되는 박막 트랜지스터 TFT와, 이 박막 트랜지스터 TFT를 개재하여 편측의 드레인 신호선 DL로부터의 영상 신호가 공급되는 화소 전극 PX가 형성되어 있다. 이 화소 전극 PX는 상기 용량 소자 Cstg의 다른 쪽의 전극에 접속되어 있다. 이 용량 소자 Cstg는 화소 전극 PX에 공급된 영상 신호를 비교적 긴 시간 축적시키기 위해서 포함된 것이다.
박막 트랜지스터 TFT는 그 반도체층이 다결정의 예를 들면 Si(p-Si)로 구성된 것으로 되어 있다.
또한, 화소 전극 PX는 다른 쪽의 투명 기판 SUB2의 액정측의 면에 각 화소 영역에 공통으로 형성한 대향 전극 CT와의 사이에 전계를 발생시켜, 이 전계에 의해 액정의 광 투과율을 제어하도록 되어 있다.
상기 게이트 신호선 GL의 각각의 일단은 상기 시일재 SL을 넘어 연장되며, 그 연장단은 투명 기판 SUB1의 표면에 형성된 수직 주사 구동 회로 V에 접속되도록 되어 있다. 이 수직 주사 구동 회로 V는 다수의 MIS형 트랜지스터와 이들을 접속시키는 배선층으로 형성되어 있다.
마찬가지로, 상기 드레인 신호선 DL의 각각의 일단은 상기 시일재 SL을 넘어 연장되며, 그 연장단은 투명 기판 SUB2의 표면에 형성된 영상 신호 구동 회로 He에 접속되도록 되어 있다. 이 영상 신호 구동 회로 He도 다수의 MIS형 트랜지스터와 이들을 접속시키는 배선층으로 형성되어 있다.
여기서, 상기 수직 주사 구동 회로 V 및 영상 신호 구동 회로 He를 구성하는 MIS형 트랜지스터는 그 반도체층이 상기 박막 트랜지스터 TFT의 그것과 마찬가지로 다결정층으로 형성되어 있다. 이 때문에, MIS형 트랜지스터의 형성에 있어서는 박막 트랜지스터의 형성과 병행하여 이루어지는 것이 통상이다.
또한, x 방향으로 병설된 각 화소 영역에 공통인 상기 용량 신호선 CL은, 예를 들면 도면 중 우측의 단부에서 공통으로 접속되고, 그 접속선은 시일재 SL을 넘어 연장되며, 그 연장단에서 단자 CLT를 구성하고 있다.
상기 각 게이트 신호선 GL은 수직 주사 회로 V로부터의 주사 신호에 의해, 그 하나가 순차적으로 선택되도록 되어 있다.
또한, 상기 각 드레인 신호선 DL의 각각에는 영상 신호 구동 회로 He에 의해, 상기 게이트 신호선 GL의 선택의 타이밍에 맞춰 영상 신호가 공급되도록 되어 있다.
(화소의 구성)
도 3은 상기 화소 영역의 일 실시예를 나타내는 평면도이고, 그 IV-IV선을 따라 절취한 단면을 도 4에 나타내고 있다.
또, 이 화소 영역은 예를 들면, 그 x 방향으로 주행하는 가상선에 의해 2개로 구분되어, 상측의 영역을 광투과 영역, 하측의 영역을 광반사 영역으로서 형성되고, 소위 광투과 모드와 광반사 모드를 전환하여 사용할 수 있는 액정 표시 장치를 구성하고 있다.
각 도면에서, 우선, 투명 기판 SUB1의 액정측의 면에는 SiO 혹은 SiN으로 이루어지는 기초층 GW가 형성되어 있다. 이 기초층 GW는 투명 기판 SUB1에 포함되는 이온성 불순물이 후술하는 박막 트랜지스터 TFT에 영향을 주는 것을 회피하기 위해서 형성되어 있다.
그리고, 이 기초층 GW의 표면에는, 예를 들면 폴리실리콘층으로 이루어지는 반도체층 PS가 형성되어 있다. 이 반도체층 PS는, 예를 들면 플라즈마 CVD 장치에 의해 성막한 비정질 Si막을 엑시머 레이저에 의해 다결정화한 것이다.
이 반도체층 PS는 후술하는 게이트 신호선 GL에 인접하여 형성되는 띠 형상의 부분과 이 부분에 일체로 되어 화소 영역의 거의 절반(도면 중 하측)을 차지하는 거의 구형의 부분으로 형성되어 있다.
띠 형상의 부분의 반도체층 PS는 후술하는 박막 트랜지스터 TFT의 반도체층으로서 형성되며, 거의 구형의 부분의 반도체층 PS는 후술하는 용량 소자 Cstg의 각 전극 중의 하나의 전극으로서 형성되도록 되어 있다.
그리고, 이와 같이 반도체층 PS가 형성된 투명 기판 SUB1의 표면에는 상기 반도체층 PS를 덮도록, 예를 들면 SiO2 혹은 SiN으로 이루어지는 제1 절연막 GI가 형성되어 있다.
이 제1 절연막 GI는 상기 박막 트랜지스터 TFT의 게이트 절연막으로서 기능함과 함께, 후술하는 용량 소자 Cstg의 유전체막의 하나로서 기능하도록 되어 있다.
그리고, 제1 절연막 GI의 상면에는 도면 중 x 방향으로 연장하며 y 방향으로 병설되는 게이트 신호선 GL이 형성되고, 이 게이트 신호선 GL은 후술하는 드레인 신호선 DL과 함께 구형의 화소 영역을 구획하도록 되어 있다.
또, 이 게이트 신호선 GL은 내열성을 갖는 도전막이면 충분하고, 예를 들면 Al, Cr, Ta, TiW 등이 선택된다. 이 실시예에서는 게이트 신호선 GL로서 예를 들 면 TiW가 이용되고 있다.
이 게이트 신호선 GL은 그 일부가 화소 영역 내로 연장되고, 상기 띠 형상의 반도체층 AS에 교차하도록 하고 중첩되어 있다. 이 게이트 신호선 GL의 연장부 GL은 박막 트랜지스터 TFT의 게이트 전극 GT으로서 형성되어 있다.
또, 이 게이트 신호선 GL의 형성 후에는 제1 절연막 GI를 개재하여 불순물의 이온 주입을 하여, 상기 반도체층 PS에서 상기 게이트 전극 GT의 바로 아래를 제외한 영역을 도전화시킴으로써, 박막 트랜지스터 TFT의 소스 영역 및 드레인 영역이 형성됨과 함께, 용량 소자 Cstg의 각 전극 중 하나의 전극이 형성되도록 되어 있다.
또한, 화소 영역의 중앙에서의 제1 절연막 GI의 상면에는 도면 중 x 방향으로 연장하는 용량 신호선 CL이 형성되고, 이 용량 신호선 CL은 화소 영역의 도면 중 하측의 영역으로 연장하는 용량 전극 CT과 일체로 형성되도록 되어 있다. 이 용량 신호선 CL(용량 전극 CT)은, 예를 들면 게이트 신호선 GL과 동층이며 또한 동일한 재료로 형성되어 있다.
상기 게이트 신호선 GL 및 용량 신호선 CL(용량 전극 CT)을 덮도록 상기 제1 절연막 GI의 상면에는 제2 절연막 IN이 예를 들면 SiO2 혹은 SiN에 의해 형성되어 있다.
또한, 이 제2 절연막 IN의 상면에는 화소 영역의 거의 절반의 영역(도면 중 하측의 영역)을 차지하도록 하여, 예를 들면 알루미늄(Al)으로 이루어지는 화소 전 극 PX(R)가 형성되어 있다. 이 화소 전극 PX(R)는 반사막을 겸하며, 그것이 형성된 영역에서 광 반사부를 형성하도록 되어 있다.
이 화소 전극 PX(R)는 상기 박막 트랜지스터 TFT에 근접하는 부분에서, 상기 제2 절연막 IN 및 제1 절연막 GI에 형성된 컨택트홀 CH1을 통해 상기 반도체층 PS와 접속되어 있다.
화소 전극 PX(R)와 접속되는 반도체층 PS는 박막 트랜지스터 TFT의 소스 영역에 상당하는 부분이 되어 있고, 이에 대하여 박막 트랜지스터 TFT의 드레인 영역은 상기 게이트 전극 GT과 중첩되는 부분을 사이로 하여 반대측의 반도체층 PS 영역에 형성되며, 이 부분에서 컨택트홀 CH2을 통해서 후술하는 드레인 신호선 DL에 접속되도록 되어 있다.
또한, 이 화소 전극 PX(R)는 상기 용량 전극 CT에 중첩하도록 하여 화소의 거의 중앙부에까지 연장되며, 상기 용량 소자 Cstg의 하나의 전극을 구성하도록 되어 있다.
이에 의해, 용량 소자 Cstg는 용량 전극 CT을 한쪽의 전극, 거의 구형의 반도체층 AS를 다른 쪽의 전극, 제1 절연막 GI를 유전체막으로 하는 제1 용량 소자와, 용량 전극 CT을 한쪽의 전극, 화소 전극 PX(R)를 다른 쪽의 전극, 제2 절연막 IN을 유전체막으로 하는 제2 용량 소자가 병렬로 접속된 2단 구성의 용량 소자를 구성하고 있다.
또한, 제2 절연층 IN의 상면에는 도면 중 y 방향으로 연장하며 x 방향으로 병설되는 드레인 신호선 DL이 형성되어 있다. 이 드레인 신호선 DL은 상술한 게이 트 신호선 GL에 의해 화소 영역을 구획하도록 되어 있다.
드레인 신호선 DL은, 예를 들면 알루미늄, TiW를 기초층으로 한 알루미늄, MoSi를 기초층으로 한 알루미늄이 이용되고 있다. 알루미늄이 폴리실리콘층과 직접 접촉하면, 예를 들면 400℃ 이상의 프로세스 온도에서는 도통 불량을 생기는 경우가 있기 때문에, 상술한 기초층을 형성하는 것이 유효하다
이 드레인 신호선 DL은 그 일부가 제2 절연막 IN 및 제1 절연막 GI에 형성된 컨택트홀 CH2을 통해 상기 박막 트랜지스터 TFT의 드레인 영역(드레인 신호선 DL과 접속되는 측을 드레인 영역으로 이 명세서에서는 정의함)에 접속되어 있다.
그리고, 이 드레인 신호선 DL 및 상기 화소 전극 PX(R)를 덮도록 제2 절연막 IN의 상면에는 제3 절연막 PSV가 형성되어 있다. 이 제3 절연막 PSV는, 예를 들면 SiO2 혹은 SiN에 의해 형성되어 있다. 그러나, 유기막을 도포 등에 의해 형성하도록 하여도 된다. 도포 등에 의해 형성하는 유기막의 경우, 그 표면을 평탄화할 수 있어, 액정의 배향을 양호한 상태로 할 수 있다.
이 제3 절연막 PSV의 상면에는, 예를 들면 ITO(Indium Tin Oxide)막으로 이루어지는 투광성의 재료의 화소 전극 PX(T)가 형성되고, 이 화소 전극 PX(T)는 화소 영역의 상측의 부분에까지 연장되어 형성되어 있다. 광반사 영역을 제외한 화소 영역의 약 절반의 영역은 이 화소 전극 PX(T)에 의해 광투과 영역으로서 형성된다.
이 화소 전극 PX(T)는 박막 트랜지스터 TFT에 인접하는 부분에서 상기 제3 절연막 PSV에 형성된 컨택트홀 CH3을 통해 상기 화소 전극 PX(R)와 접속되어 있다.
이에 의해, 화소 전극 PX(T)는 상기 화소 전극 PX(R)를 개재하여 박막 트랜지스터 TFT의 소스 영역과 접속되게 되어, 박막 트랜지스터 TFT가 온했을 때에는 드레인 신호선 DL로부터의 영상 신호가 박막 트랜지스터 TFT를 개재하여 화소 전극 PX(R)은 물론이고 화소 전극 PX(T)에도 공급되도록 된다.
또, 상기 화소 전극 PX(R), PX(T)는 이들 화소 전극 PX(R), PX(T)가 형성된 투명 기판 SUB1과 액정을 개재하여 대향 배치되는 다른 투명 기판 SUB2의 액정측의 면에 각 화소 영역에 공통으로 형성된 투광성의 대향 전극과의 사이에 전계를 발생시켜, 이 전계에 의해 액정의 광 투과율을 제어하도록 되어 있다.
(박막 트랜지스터)
도 1은 상기 박막 트랜지스터 TFT의 게이트 전극 GT의 근방의 예를 들면 다결정 Si층으로 이루어지는 반도체층 PS의 불순물 농도를 상세히 도시하는 설명도이다.
도 1로부터 명백한 바와 같이, 게이트 전극 GT의 바로 아래의 상기 반도체층 PS는 p형 도전형의 영역으로 되어 있고, 그 p형 도전형의 영역으로부터 드레인 영역에 걸쳐 p형 농도의 불순물이 거의 직선적으로 낮게 되어, 다시 말하면 n형 농도의 불순물이 거의 직선적으로 높게 되어 n형 도전형의 드레인 영역에 이르게 되어 있다.
마찬가지로, 게이트 전극 GT의 바로 아래의 p형 도전형의 영역으로부터 소스 영역에 걸쳐 p형 농도의 불순물이 거의 직선적으로 낮게 되어, 다시 말하면 n형 농 도의 불순물이 거의 직선적으로 높게 되어 n형 도전형의 소스 영역에 이르게 되어 있다.
구체적으로는, 최초, 반도체층 PS는 그 전역에서 예를 들면 인(P)으로 이루어지는 활성화된 n형 불순물이 주입되어 있으며, 그 후 게이트 전극 GT의 바로 아래에 상당하는 상기 반도체층 PS의 영역에는, 예를 들면 붕소(B)로 이루어지는 활성화된 p형 불순물이 주입되어 있음과 동시에, 상기 게이트 전극 GT 바로 아래로부터 드레인 영역 및 소스 영역에 이르는 각 영역인 LDD 영역에는 게이트 전극 GT 바로 아래로부터 드레인 영역 및 소스 영역에 이름에 따라 활성화된 p형 불순물이 순차적으로 적어지는 분포로 되어 있다.
또한, 실시예에 있어서 본 발명의 다결정 반도체층을 갖는 트랜지스터를, 표시 영역의 각 화소의 스위칭 소자로서 사용하는 예를 설명하였지만, 구동 회로 영역에 배치된 회로(예를 들면, 주사 구동 회로 또는 영상 신호 회로 또는 기판 상에 형성할 수 있는 그 밖의 회로)의 스위칭 소자로서 본 발명의 다결정 반도체층을 갖는 트랜지스터를 사용하여 화상 표시 장치를 제조할 수 있다.
(제조 방법)
도 5의 (a) 내지 (g)는 상기 박막 트랜지스터의 제조 방법의 일 실시예를 나타내는 공정 도면이다. 이하, 순차적으로 설명한다.
공정 1.
투명 기판 SUB1의 상면에 비정질 Si층으로 이루어지는 반도체층 AS를, 예를 들면 CVD법에 의해 형성한다. 이 반도체층의 막 두께는, 예를 들면 약 50㎚가 적 당하다.
그리고, 상기 반도체층의 표면으로부터 n형 불순물인 인(P)을 예를 들면 15keV, 1×1015㎠의 조건에서 이온 주입한다(도 5의(a)).
여기서, 이온 주입되는 n형 이온은 소위 임계 주입량(예를 들면 인인 경우, 6×1014㎝-2) 이상의 양을 주입하도록 하고 있다. 캐리어 농도를 높게 하여 오믹 컨택트를 양호하게 하기 위함이다.
공정 2.
상기 반도체층 AS에 예를 들면 엑시머 레이저를 조사하여, 상기 반도체층 AS를 다결정화함으로써 n+형의 폴리실리콘으로 이루어지는 반도체층 PS로 한다(도 5의 (b)).
여기서, 레이저광의 조사는 상기 반도체층 AS를 국부적으로 조사하고, 그것을 상기 반도체층 AS의 전역에 걸쳐 주사하도록 하고 있다. 레이저광의 조사점은 약 100O℃까지 상승하지만, 그것을 주사함으로써 투명 기판 SUB1에 열적인 악영향이 미치지 않도록 하고 있다.
이 공정에서의 인 이온의 활성화는 인 이온 자체의 활성화는 곤란함에도 불구하고, 레이저광에 의한 고온 처리에 의해 용이하게 행할 수 있다.
공정 3.
상기 반도체층 PS를 덮도록 투명 기판 SUB1의 표면에 예를 들면 SiO2층으로 이루어지는 절연막 GI를 예를 들면 CVD법에 의해 형성한다. 이 절연막 GI의 막 두께는, 예를 들면 약 100㎚이 적당하다(도 5의 (c)).
공정 4.
투명 기판 SUB1의 표면에 포토레지스트막 RE를 형성하고, 포토리소그래피 기술에 의해, 상기 반도체층 PS의 드레인 영역 및 소스 영역에 상당하는 부분의 영역에 형성되는 포토레지스트막 RE를 잔존시킨다.
그리고, 잔존된 포토레지스트막 RE를 마스크로 하여, 이 마스크의 표면으로부터 p형 이온인 붕소(B)를 예를 들면 30keV, 1.1×1015㎠의 조건에서 이온 주입한다(도 5의 (d)).
이 경우의 p형 이온의 주입은 소위 임계 주입량(예를 들면 붕소인 경우, 2×1016㎝-2) 이하로 하는 것이 바람직하다. 이 후의 공정에서의 어닐링(공정 6)은 그 온도가 낮은 것을 감안한 것이다.
공정 5.
상기 포토레지스트막 RE를 제거하고, 상기 반도체층 PS를 덮도록 투명 기판 SUB1의 표면에 예를 들면 MoW로 이루어지는 금속층을 예를 들면 스퍼터링법에 의해 형성한 후, 금속층을 패턴화함으로써 게이트 전극을 형성한다(도 5의 (e)).
공정 6.
예를 들면 단파장 아크 램프를 이용한 RTA(Rapid Thermal Annealing)에 의해 반도체층 내의 붕소(B) 이온의 활성화를 도모한다.
이 경우, 게이트 전극은 단파장 아크 램프광에 의해 가열되고, 그 가열에 의해 게이트 전극의 바로 아래의 붕소(B) 이온이 완전히 활성화되어, 거기의 부분의 n형 폴리실리콘을 보상하여 p-형 영역이 형성되도록 된다.
또한, 게이트 전극의 형성 영역으로부터 드레인 영역 혹은 소스 영역에 이름에 따라, RTA에 의한 온도가 낮게 되어, 그에 따라 활성화율이 적어지므로, 농도 경사를 갖는 n-형 폴리실리콘층을 자기 정합적으로 형성할 수 있다(도 5의 (f)).
이 공정에서의 붕소 이온의 활성화는, 예를 들면 붕소 이온을 인 이온인 경우와 비교한 경우, 게이트 전극 GT의 발열에 의해 매우 효율이 좋은 활성화가 도모될 수 있는 것이 자명하다. 붕소 이온 자체가 예를 들면 인 이온과 비교하면 활성화되기 쉬운 이온이기 때문이다.
이것으로부터, LDD 영역의 농도 제어도 매우 용이하게 된다.
공정 7.
반도체층 PS의 게이트 전극 GT의 바로 아래 및 그 근방의 불순물 농도의 분포는 상기 도 1에 도시한 바와 같이 형성된다(도 5의 (g)).
상술한 실시예에서는 화소 영역 내에 형성되는 박막 트랜지스터 TFT에 대하여 설명한 것이지만, 상술한 바와 같이 주사 신호 구동 회로 V 및 영상 신호 구동 회로 He를 구성하는 MIS형 트랜지스터도 그 반도체층이 다결정 Si층 등의 다결정 반도체층으로 형성되는 것이므로, 이 MIS 트랜지스터에도 적용할 수 있는 것은 물론이다.
상술한 실시예에서는 액정 표시 장치에 형성되는 다결정 박막 트랜지스터 TFT에 대하여 설명한 것이지만, 예를 들면 EL(Electro Luminescence) 등의 화상 표시 장치 혹은 다른 장치에 형성되는 다결정 박막 트랜지스터에도 적용할 수 있는 것은 물론이다.
이상 설명한 바로부터 자명한 바와 같이, 본 발명에 따르면, 드레인 및 소스 영역의 활성화가 충분히 행해진 박막 트랜지스터를 갖고, 표시 특성이 우수한 화상 표시 장치 및 그 제조 방법이 제공할 수 있다. 또한, 본 발명에 따르면, 다결정 박막 트랜지스터의 LDD 영역에서의 불순물 농도의 제어가 용이한 구성이므로 효율이 좋은 화상 표시 장치를 제공할 수 있다,

Claims (10)

  1. 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시 장치에 있어서,
    상기 다결정 반도체층은 상면에 절연막을 개재하여 게이트 전극이 형성되어 있고, 상기 게이트 전극의 일측의 다결정 반도체층을 드레인 영역, 타측의 다결정 반도체층을 소스 영역으로 하며,
    상기 다결정 반도체층의 상기 게이트 전극의 하측의 영역에는 활성화된 p형 불순물이 주입되어 있고,
    상기 다결정 반도체층의 상기 게이트 전극의 하측 이외의 영역에는 활성화된 n형 불순물이 주입되어 있으며,
    상기 다결정 반도체층은, 상기 게이트 전극의 하측의 영역으로부터 상기 드레인 영역 및 상기 소스 영역에 이르는 각 영역에는, 상기 게이트 전극의 하측으로부터 상기 드레인 영역 및 상기 소스 영역에 도달함에 따라, 상기 활성화된 p형 불순물이 순차 감소하고 있는 분포로 되어 있는 것을 특징으로 하는 화상 표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    활성화된 n형 불순물이 주입된 상기 다결정 반도체층은 비정질 반도체에 n형 불순물을 도핑하고, 그 후 레이저광의 조사에 의한 어닐링에 의해 형성한 것인 것을 특징으로 하는 화상 표시 장치.
  4. 제1항에 있어서,
    상기 다결정 반도체층을 갖는 트랜지스터는 상기 화상 표시 장치에서의 표시 영역의 각 화소에 있어서의 스위칭 소자로서 이용되는 것을 특징으로 하는 화상 표시 장치.
  5. 제1항에 있어서,
    상기 다결정 반도체층을 갖는 트랜지스터는 상기 화상 표시 장치에서의 주사 구동 회로 또는 영상 신호 구동 회로에 사용되는 것을 특징으로 하는 화상 표시 장치.
  6. 다결정 Si층을 갖는 트랜지스터를 이용한 화상 표시 장치에 있어서,
    상기 다결정 Si층은 상면에 절연막을 개재하여 게이트 전극이 형성되어 있고, 상기 게이트 전극의 일측의 다결정 Si층을 드레인 영역, 타측의 다결정 Si층을 소스 영역으로 하며,
    상기 다결정 Si층의 상기 게이트 전극의 하측의 영역에는 활성화된 붕소가 주입되어 있고,
    상기 다결정 Si층의 상기 게이트 전극의 하측 이외의 영역에는 활성화된 인이 주입되어 있으며,
    상기 게이트 전극의 하측의 영역으로부터 상기 드레인 영역 및 상기 소스 영역에 이르는 각 영역은, 상기 게이트 전극의 하측으로부터 드레인 영역 및 소스 영역에 도달함에 따라, 활성화된 붕소가 순차 감소하고 있는 분포로 되어 있는 것을 특징으로 하는 화상 표시 장치.
  7. 제6항에 있어서,
    상기 다결정 Si층은 비정질 Si층에 인을 도핑하고, 그 후 레이저광의 조사에 의한 어닐링에 의해 형성되는 것을 특징으로 하는 화상 표시 장치.
  8. 삭제
  9. 삭제
  10. 삭제
KR1020030002365A 2002-01-15 2003-01-14 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시장치 및 그 제조 방법 KR100547070B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00005845 2002-01-15
JP2002005845 2002-01-15

Publications (2)

Publication Number Publication Date
KR20030061677A KR20030061677A (ko) 2003-07-22
KR100547070B1 true KR100547070B1 (ko) 2006-01-31

Family

ID=27644769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030002365A KR100547070B1 (ko) 2002-01-15 2003-01-14 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7009205B2 (ko)
KR (1) KR100547070B1 (ko)
CN (1) CN1213338C (ko)
TW (1) TWI224395B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519377B1 (ko) * 2003-04-08 2005-10-06 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판 및 그 제조방법
KR100977223B1 (ko) * 2003-09-25 2010-08-23 엘지디스플레이 주식회사 액정표시장치의 제조방법
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
KR100611652B1 (ko) * 2004-06-28 2006-08-11 삼성에스디아이 주식회사 유기 전계 발광 표시 소자 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) * 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
TWI313059B (ko) * 2000-12-08 2009-08-01 Sony Corporatio
JP2002184710A (ja) * 2000-12-18 2002-06-28 Sony Corp 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子

Also Published As

Publication number Publication date
TWI224395B (en) 2004-11-21
US7009205B2 (en) 2006-03-07
CN1213338C (zh) 2005-08-03
US20030164489A1 (en) 2003-09-04
TW200306450A (en) 2003-11-16
CN1432856A (zh) 2003-07-30
KR20030061677A (ko) 2003-07-22

Similar Documents

Publication Publication Date Title
KR100526731B1 (ko) 표시 장치 및 그 제조 방법
KR100250851B1 (ko) 폴리실리콘 박막 트랜지스터의 제조 방법 및 장치
KR100898773B1 (ko) 액티브 매트릭스 표시장치
JP5020428B2 (ja) トップゲート形ポリシリコン薄膜トランジスター製造方法
US5940151A (en) Liquid crystal display and method for fabricating the same
US6924874B2 (en) Method of forming a liquid crystal display
KR100506099B1 (ko) 다결정실리콘막제조방법,박막트랜지스터제조방법,및어닐링장치
KR20040038729A (ko) 액티브 매트릭스 기판 및 표시 장치
TWI224708B (en) Opto-electronic apparatus and manufacturing method of semiconductor apparatus
US7011911B2 (en) Mask for polycrystallization and method of manufacturing thin film transistor using polycrystallization mask
KR100686270B1 (ko) 액정 표시 장치
KR101059024B1 (ko) 표시 장치
US5953085A (en) Liquid crystal display device having a storage capacitor
KR100547070B1 (ko) 다결정 반도체층을 갖는 트랜지스터를 이용한 화상 표시장치 및 그 제조 방법
JP2010243741A (ja) 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置
US20060164582A1 (en) Thin film transistor array panel, liquid crystal display including the panel and manufacturing method thereof
JPH10133233A (ja) アクティブマトリクス型表示回路およびその作製方法
WO2018223642A1 (zh) 阵列基板及其制造方法、显示面板以及显示装置
JP2003282593A (ja) 多結晶半導体層を有するトランジスタを用いた画像表示装置とその製造方法
JP2001060693A (ja) アクティブマトリクス型表示装置
JP2008166573A (ja) 表示装置の製造方法及び表示装置
KR20060052400A (ko) 표시장치 및 그 제조 방법
KR100984355B1 (ko) 박막 트랜지스터 표시판
JP2004022875A (ja) 表示装置
KR20080085277A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200106

Year of fee payment: 15