KR100545218B1 - Gap filling method for inter-metal dielectric layer in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 금속간 절연막의 갭 필(gap fill) 방법은, 금속 배선 사이의 갭을 채우기 위한 반도체 소자의 금속간 절연막의 갭 필 방법에 관한 것으로서, 금속 배선 사이의 갭내에 금속간 절연막을 증착시키는 제1 증착 공정을 수행하는 단계와, 금속간 절연막에 대한 식각 공정을 수행하는 단계와, 식각 공정시에 발생된 식각 부산물들과 반응하는 가스를 사용하여 금속간 절연막을 처리하는 단계와, 그리고 가스 처리된 금속간 절연막 위에 다시 금속간 절연막을 증착시키는 제2 증착 공정을 수행하는 단계를 포함한다.The gap fill method of the intermetallic insulating film of the semiconductor element of this invention relates to the gap fill method of the intermetallic insulating film of a semiconductor element for filling the gap between metal wirings, The intermetallic insulating film in the gap between metal wirings. Performing a first deposition process for depositing the oxide, performing an etching process on the intermetallic insulating film, treating the intermetallic insulating film using a gas reacting with the etching by-products generated during the etching process; And performing a second deposition process of depositing the intermetallic insulating film on the gas-treated intermetallic insulating film.

금속 배선의 갭 필, 식각 부산물, FSG막, 플로우르Gap Fill, Etch By-Product, FSG Film, Flow

Description

반도체 소자의 금속간 절연막의 갭 필 방법{Gap filling method for inter-metal dielectric layer in semiconductor device}Gap filling method for inter-metal dielectric layer in semiconductor device

도 1 내지 도 3은 종래의 반도체 소자의 금속간 절연막의 갭 필 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a gap fill method of an intermetallic insulating layer of a conventional semiconductor device.

도 4 및 도 5는 종래의 반도체 소자의 금속간 절연막의 갭 필 방법의 문제점을 설명하기 위하여 나타내 보인 도면들이다.4 and 5 illustrate the problem of the gap fill method of the intermetallic insulating layer of the conventional semiconductor device.

도 6 내지 도 9는 본 발명에 따른 반도체 소자의 금속간 절연막의 갭 필 방법을 설명하기 위하여 나타내 보인 단면도들이다.6 to 9 are cross-sectional views illustrating a gap fill method of an intermetallic insulating layer of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 금속간 절연막의 갭 필 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a gap fill method of an intermetallic insulating film of a semiconductor device.

최근 전기적인 특성이 좋은 구리막을 이용한 구리 배선이 도입되면서 다마신 공정, 저유전율 절연막을 이용한 금속간 절연막 형성 공정 등의 사용이 점점 증가하고 있다. 특히 저유전율 절연막이 RC 지연을 감소시키는 등 소자의 전기적인 특성을 향상시킨다는 사실은 잘 알려져 있는 사실이다. 상기 저유전율 절연막으로는 여러 가지 종류들이 있지만, 일반적으로 많이 사용하는 것 들 중 하나는 FSG막이다. 이하에서는 첨부된 도 1 내지 도 3을 참조하면서, 상기 FSG막을 사용하여 금속 배선 사이의 갭을 채우는 방법을 설명하기로 한다.Recently, with the introduction of a copper wiring using a copper film having good electrical characteristics, the use of a damascene process and an intermetallic insulating film forming process using a low dielectric constant insulating film has been increasingly used. In particular, it is well known that low dielectric constant insulation films improve the electrical characteristics of devices such as reducing the RC delay. Although there are various kinds of low dielectric constant insulating films, one of the commonly used ones is an FSG film. Hereinafter, a method of filling the gap between metal wires using the FSG film will be described with reference to FIGS. 1 to 3.

먼저 도 1에 도시된 바와 같이, 금속 배선(100) 사이의 갭을 채우기 위해서는 먼저 절연막 라이너(미도시)를 USG막으로 형성한다. 그리고 그 위에 금속간 절연막(110)을 FSG막으로 형성한다. 상기 절연막 라이너는 FSG막의 플로우르(F) 성분으로부터 금속 배선(100)을 보호하기 위한 것이다. 다음에 도 2에 도시된 바와 같이, 금속간 절연막(110)에 대한 식각 공정을 수행한다. 이때 식각은 아르곤(Ar) 이온을 이용한 건식 식각 공정을 사용하여 수행한다. 다음에 도 3에 도시된 바와 같이, 식각이 이루어진 금속간 절연막(110) 위에 다시 금속간 절연막(120)을 형성한다. 이때도 동일하게 FSG막으로 형성한다.First, as shown in FIG. 1, in order to fill the gap between the metal wires 100, an insulation film liner (not shown) is first formed of a USG film. Then, an intermetallic insulating film 110 is formed thereon as an FSG film. The insulating film liner is for protecting the metal wiring 100 from the flow (F) component of the FSG film. Next, as shown in FIG. 2, an etching process is performed on the intermetallic insulating layer 110. At this time, the etching is performed using a dry etching process using argon (Ar) ions. Next, as shown in FIG. 3, the intermetallic insulating layer 120 is again formed on the intermetallic insulating layer 110 on which the etching is performed. In this case as well, the FSG film is formed.

그런데 상기 식각 공정시, 아르곤 이온은, 도 4에 도시된 바와 같이, 직진성을 유지하면서 금속간 절연막(120)에 충돌되므로 금속간 절연막(110)의 모서리 부분(도 2에서 "A"로 표시한 부분)이 주로 식각된다. 따라서 실선으로 나타낸 식각 전과 점선으로 나타낸 식각 후를 비교해보면, 금속간 절연막(110)의 모서리 부분이 상대적으로 더 많이 식각되었음을 알 수 있다. 한편 이와 같이 모서리 부분에서 상대적으로 더 많이 식가됨으로써 식각 부산물들도 많이 생겨나게 되고, 이에 따라 도 5에 도시된 바와 같이, 이 식각 부산물들이 갭 내부에서 다시 증착되어 불필요한 막(130)이 만들어진다. 이와 같이 식각 부산물들에 의해 형성된 막(130)으로 인하여 플로우르(F) 농도가 다른 지역보다 높아지게 되는데, 이는 플로우르의 높은 전기 음성도로 인하여 다른 이온보다 더 많이 반응하기 때문이다. 상기와 같이 플로우르의 농도가 높아짐에 따라 후속의 열처리 공정에 의해 플로우르가 금속 배선(100)으로 침투할 가능성도 높아지게 된다.However, in the etching process, since the argon ions collide with the intermetallic insulating film 120 while maintaining the straightness as shown in FIG. 4, the corner portion of the intermetallic insulating film 110 is indicated by "A" in FIG. 2. Part) is mainly etched. Therefore, when comparing the etching before the solid line and the etching after the dotted line, it can be seen that the edge portion of the intermetallic insulating layer 110 is relatively more etched. On the other hand, by etching more relatively in the corner portion, such as by-products are also generated a lot, so as shown in Figure 5, the etching by-products are deposited again inside the gap to create an unnecessary film 130. As a result, the membrane 130 formed by the etching by-products causes the concentration of flow (F) to be higher than that of other regions, because it reacts more than other ions due to the high electronegativity of the flow. As the concentration of the flow increases as described above, the possibility that the flow penetrates into the metal wiring 100 by the subsequent heat treatment process also increases.

본 발명이 이루고자 하는 기술적 과제는, 식각 공정에 의한 식각 부산물들을 처리하는 공정을 수행함으로써 플로우르에 의해 금속 배선이 손상되지 않도록 하는 반도체 소자의 금속간 절연막의 갭 필 방법을 제공하는 것이다.An object of the present invention is to provide a gap fill method of an intermetallic insulating layer of a semiconductor device by performing a process of treating etching by-products by an etching process so that the metal wiring is not damaged by flow.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속간 절연막의 갭 필 방법은, 금속 배선 사이의 갭을 채우기 위한 반도체 소자의 금속간 절연막의 갭 필 방법에 있어서, 상기 금속 배선 사이의 갭내에 금속간 절연막을 증착시키는 제1 증착 공정을 수행하는 단계; 상기 금속간 절연막에 대한 식각 공정을 수행하는 단계; 상기 식각 공정시에 발생된 식각 부산물들과 반응하는 가스를 사용하여 금속간 절연막을 처리하는 단계; 및 상기 가스 처리된 금속간 절연막 위에 다시 금속간 절연막을 증착시키는 제2 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the gap fill method of the intermetallic insulating film of the semiconductor device according to the present invention, in the gap fill method of the intermetallic insulating film of the semiconductor device for filling the gap between the metal wiring, Performing a first deposition process for depositing an intermetallic insulating film in the gap; Performing an etching process on the intermetallic insulating film; Treating the intermetallic insulating layer using a gas that reacts with the etching by-products generated during the etching process; And performing a second deposition process of depositing an intermetallic insulating film on the gas-treated intermetallic insulating film.

본 발명에 있어서, 제1 증착 공정에 의한 상기 금속간 절연막을 증착하기 전에 절연막 라이너를 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include forming an insulating film liner before depositing the intermetallic insulating film by the first deposition process.

상기 저유전율 절연막은 FSG막인 것이 바람직하고, 상기 절연막 라이너는 USG막인 것이 바람직하다.The low dielectric constant insulating film is preferably an FSG film, and the insulating film liner is preferably a USG film.

상기 1차 식각 공정시에 발생된 식각 부산물들과 반응하는 가스는 수소 가스인 것이 바람직하다.Preferably, the gas that reacts with the etch by-products generated during the first etching process is hydrogen gas.

상기 식각 공정은 아르곤 가스를 이용한 건식 식각법을 사용하여 수행하는 것이 바람직하다.The etching process is preferably performed using a dry etching method using argon gas.

상기 금속 배선 사이의 갭이 완전히 채워질 때까지 상기 제1 및 제2 증착 공정, 식각 공정 및 가스 처리 공정을 반복적으로 수행하는 것이 바람직하다.The first and second deposition processes, the etching process and the gas treatment process may be repeatedly performed until the gap between the metal lines is completely filled.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 6 내지 도 9는 본 발명에 따른 반도체 소자의 금속간 절연막의 갭 필 방법을 설명하기 위하여 나타내 보인 단면도들이다.6 to 9 are cross-sectional views illustrating a gap fill method of an intermetallic insulating layer of a semiconductor device according to the present invention.

먼저 도 6을 참조하면, 갭을 갖는 금속 배선(200) 위에 절연막 라이너(미도시)를 얇은 두께로 형성한다. 이 절연막 라이너는 금속간 절연막에서의 특정 성분, 예컨대 금속간 절연막이 FSG막인 경우 플로우르 성분이 금속 배선(200)을 손상시키는 것을 억제하기 위한 것이다. 따라서 금속간 절연막이 FSG막으로 형성되는 경우, 절연막 라이너로는 USG막을 사용할 수 있다. 한편 절연막 라이너를 너무 두껍게 형성하면, 내부에 보이드가 발생되어 적절한 절연 목적을 달성할 수 있으므로, 적절한 두께, 예컨대 1000Å의 두께를 갖도록 한다. 절연막 라이너를 형성한 후에는, 그 위에 금속간 절연막(210)을, 예컨대 FSG막으로 형성하는 제1 증착 공정을 수행 한다. 이 FSG막은 고밀도 플라즈마를 이용하여 증착할 수 있다.First, referring to FIG. 6, an insulating film liner (not shown) is formed on the metal wire 200 having a gap to have a thin thickness. This insulating film liner is for suppressing the flow component from damaging the metal wiring 200 when a specific component in the intermetallic insulating film, for example, the intermetallic insulating film is an FSG film. Therefore, when the intermetallic insulating film is formed of an FSG film, a USG film can be used as the insulating film liner. On the other hand, if the insulating film liner is formed too thick, voids may be generated inside to achieve an appropriate insulation purpose, so that the insulating liner has an appropriate thickness, for example, a thickness of 1000 kPa. After the insulating film liner is formed, a first deposition process for forming the intermetallic insulating film 210, for example, an FSG film, is performed thereon. This FSG film can be deposited using a high density plasma.

다음에 도 7을 참조하면, 상기 금속간 절연막(210)에 대한 식각 공정을 수행하는데, 이때 식각 공정은 아르곤(Ar) 이온을 이용한 건식 식각 방법을 사용하여 수행한다. 비록 도면상에는 나타내지 않았지만, 상기 식각 공정이 끝나면, 앞서 도 5를 참조하여 설명한 바와 같이, 금속간 절연막(210)의 모서리에서 상대적으로 잘 식각됨에 따라 발생되는 식각 부산물들이 금속간 절연막(210) 내에 쌓이게 된다.Next, referring to FIG. 7, an etching process is performed on the intermetallic insulating layer 210, wherein the etching process is performed using a dry etching method using argon (Ar) ions. Although not shown in the drawing, when the etching process is completed, as described above with reference to FIG. 5, etching by-products generated by being relatively well etched at the corners of the intermetallic insulating layer 210 may be accumulated in the intermetallic insulating layer 210. do.

다음에 도 8을 참조하면, 상기 식각 공정시에 발생된 식각 부산물들과 반응하는 가스를 사용하여 금속간 절연막(210)을 처리한다. 즉 금속간 절연막(210)으로서 FSG막을 사용하는 경우, 수소(H) 성분으로 금속간 절연막(210)을 처리하여 수소 성분과 식각 부산물들이 반응을 일으키도록 한다.Next, referring to FIG. 8, the intermetallic insulating layer 210 is treated using a gas that reacts with etching by-products generated during the etching process. That is, when the FSG film is used as the intermetallic insulating film 210, the hydrogen metal and the etching byproducts are reacted by treating the intermetallic insulating film 210 with hydrogen (H).

다음에 도 9를 참조하면, 수소 이온 처리된 금속간 절연막(210) 위에 다시 금속간 절연막(220)을 형성하는 제2 증착 공정을 수행한다. 금속간 절연막(220)도, 금속간 절연막(210)과 마찬가지로, 고밀도 플라즈마를 이용하여 FSG막으로 형성할 수 있다.Next, referring to FIG. 9, a second deposition process may be performed to form the intermetallic insulation layer 220 again on the hydrogen ion-treated intermetallic insulation layer 210. Similar to the intermetallic insulating film 210, the intermetallic insulating film 220 can be formed of an FSG film using a high density plasma.

한편 상기 제1(제2 ) 증착 공정, 식각 공정 및 가스 처리 공정을 반복적으로 수행하여 금속 배선(200)의 갭이 완전히 채워지도록 한다.Meanwhile, the first (second) deposition process, the etching process, and the gas treatment process are repeatedly performed to completely fill the gap of the metal wire 200.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속간 절연막의 갭 필 방법에 의하면, 금속간 절연막에 대한 증착 및 식각 후에 재증착하기 전에 식각 부산물을 반응시킬 수 있는 가스를 사용하여 처리한 후에 금속간 절연막에 대한 재 증착을 수행함으로써, 플로우르 성분의 농도가 높아지는 현상이 억제되며, 따라서 후속의 열처리 공정을 수행하더라도 플로우르가 금속 배선을 손상시키는 현상이 발생되지 않는다.As described above, according to the gap fill method of the intermetallic insulating film of the semiconductor device according to the present invention, after treatment with a gas capable of reacting the etch byproducts before redepositing after deposition and etching on the intermetallic insulating film By performing redeposition on the intermetallic insulating film, the phenomenon of increasing the concentration of the flow component is suppressed, and therefore, the phenomenon of the flow damaging the metal wiring does not occur even when the subsequent heat treatment process is performed.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (7)

금속 배선 사이의 갭을 채우기 위한 반도체 소자의 금속간 절연막의 갭 필 방법에 있어서,In the gap fill method of the intermetallic insulating film of a semiconductor element for filling the gap between metal wirings, 상기 금속 배선 사이의 갭내에 금속간 절연막을 증착시키는 제1 증착 공정을 수행하는 단계,Performing a first deposition process for depositing an intermetallic insulating film in a gap between the metal lines; 아르곤 가스를 이용한 건식 식각법을 사용하여 상기 금속간 절연막에 대한 식각 공정을 수행하는 단계,Performing an etching process on the intermetallic insulating layer using a dry etching method using argon gas, 상기 식각 공정시에 발생된 식각 부산물들과 수소 가스를 반응하도록 하여 금속간 절연막을 처리하는 단계 및Treating the intermetallic insulating layer by reacting the etching by-products generated during the etching process with hydrogen gas; and 상기 가스 처리된 금속간 절연막 위에 다시 금속간 절연막을 증착시키는 제2 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속간 절연막의 갭 필 방법.And performing a second deposition process of depositing the intermetallic insulating film on the gas-treated intermetallic insulating film again. 제 1항에 있어서,The method of claim 1, 제1 증착 공정에 의한 상기 금속간 절연막을 증착하기 전에 절연막 라이너를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속간 절연막의 갭 필 방법.And forming an insulating film liner prior to depositing the intermetallic insulating film by the first deposition process. 제 2항에 있어서,The method of claim 2, 상기 금속간 절연막은 FSG막인 것을 특징으로 하는 반도체 소자의 금속간 절연막의 갭 필 방법.And the intermetallic insulating film is an FSG film. 제 3항에 있어서,The method of claim 3, wherein 상기 절연막 라이너는 USG막인 것을 특징으로 하는 반도체 소자의 금속간 절연막의 갭 필 방법.And the insulating film liner is a USG film. 삭제delete 삭제delete 제 1항에 있어서,The method of claim 1, 상기 금속 배선 사이의 갭이 완전히 채워질 때까지 상기 제1 및 제2 증착 공정, 식각 공정 및 가스 처리 공정을 반복적으로 수행하는 것을 특징으로 하는 반도체 소자의 금속간 절연막의 갭 필 방법.And repeatedly performing the first and second deposition processes, etching processes, and gas treatment processes until the gaps between the metal lines are completely filled.
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