KR100544967B1 - 반도체 패키지의 실장구조 - Google Patents

반도체 패키지의 실장구조 Download PDF

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Abstract

본 발명은 반도체 패키지를 인쇄회로기판 상에 실장시 설치면적을 최소화하여 슬림한 실장구조를 구현하고, 노이즈 영향을 최소화하며 간편하게 업그레이드할 수 있도록 한 반도체 패키지의 실장구조에 관한 것으로, 반도체 패키지의 몰딩컴파운드(12a)의 일측 또는 양측에 관통홀(14)이 형성하고, 상기 관통홀(14)의 일측을 통해 리드(10a)의 일부가 노출된 제 1반도체 패키지(20)와, 상기 제 1반도체 패키지(20)의 관통홀(14)에 삽입되도록 몰딩컴파운드(12a)의 일측 또는 양측으로 리드(10b)가 돌출된 제 2반도체 패키지(21)가 쌍을 이루며 적층 결합되도록 하여 반도체 패키지의 확장시 실장면적을 최소화하여 슬림한 제품을 제작할 수 있고, 반도체 패키지간의 간격이 없어 노이즈 발생을 없앨 수 있다.
반도체, 패키지, 실장, 리드, 관통홀, 몰딩컴파운드, 적층, 삽입, 인쇄회로기판

Description

반도체 패키지의 실장구조 {The Setting up construction of Semi-conductor Package on PCB}
도 1은 종래의 반도체 패키지 실장구조를 도시한 측면도
도 2는 본 발명의 반도체 패키지를 도시한 측단면도
도 3은 본 발명의 반도체 패키지의 실장구조를 도시한 측단면도
도 4는 본 발명의 다른 실시예를 도시한 측면도 및 요부 확대도
도 5는 도 4에 따른 반도체 패키지의 실장구조를 도시한 측단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10a, 10b : 리드 12a, 12b : 몰딩컴파운드
20 : 제 1반도체 패키지 21 : 제 2반도체 패키지
14 : 관통홀
본 발명은 반도체 패키지의 실장구조에 관한 것으로, 더욱 상세하게는 반도 체 패키지를 인쇄회로기판 상에 실장시 설치면적을 최소화하여 슬림한 실장구조를 구현하고, 노이즈 영향을 최소화하며 간편하게 업그레이드할 수 있도록 한 반도체 패키지의 실장구조에 관한 것이다.
일반적으로 반도체 패키지(1)는 도 1에 도시된 바와 같이, 다이패드(2)에 본딩된 반도체 칩(3)과, 이너리드(4) 및 아웃터리드(5), 상기 반도체 칩(3)과 이너리드(4)를 연결하는 와이어(7), 상기 반도체 칩(3) 및 리드(4, 5)를 감싸서 보호하는 몰딩컴파운드(8)로 이루어져 있다. 이러한 반도체 패키지(1)는 상기 몰딩컴파운드(8)로부터 노출된 아웃터리드(5)를 통해 인쇄회로기판(PCB)(9) 상에 실장된다.
종래 반도체 패키지(1)가 인쇄회로기판(9) 상에 실장되는 상태를 도 1에서 도시하고 있다. 도면에 도시된 바와 같이, 인쇄회로기판(9) 상에서 반도체 패키지(1)를 확장시켜 실장하고자 할 때 각각의 반도체 패키지(1)는 소정의 간격(w1)을 사이에 두고 순차적으로 설치되었다.
따라서, 반도체 패키지(1)를 다수개 실장시킬 경우 각 패키지의 너비(w) 및 패키지간의 간격(w1)만큼의 불필요한 공간이 소요되었다. 이는 인쇄회로기판(9)을 포함한 제품 전체의 용량 확대로 이어져 비용상승의 요인이 되었다.
또한, 전기적으로 연결된 각 반도체 패키지(10)는 패키지 간의 간격으로 인해 노이즈가 발생하여 성능 저하를 초래하였고, 실장공간이 부족할 경우에는 업그레이드시 부득이하게 패키지 전체를 교환하여야 하는 문제가 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 감안하여 발명된 것으로서, 반도체 패키지의 실장면적을 최소화하여 업그레이드시 제품을 슬림하게 구성하고 경제성 및 확장성이 뛰어난 반도체 패키지의 실장구조를 제공함에 발명의 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 칩과, 반도체 칩에 와이어로 연결된 리드와, 상기 반도체 칩 및 리드를 밀봉하는 몰딩컴파운드로 이루어진 반도체 패키지를 인쇄회로기판 상에 실장함에 있어서, 상기 몰딩컴파운드의 일측 또는 양측에는 관통홀이 형성되고, 상기 관통홀의 일측을 통해 상기 리드의 일부가 노출된 제 1반도체 패키지와, 상기 제 1반도체 패키지의 관통홀에 삽입되도록 몰딩컴파운드의 일측 또는 양측으로 리드가 돌출된 제 2반도체 패키지가 쌍을 이루며 적층 결합되는 것을 기술적 특징으로 한다.
상기 제 1반도체 패키지의 리드와 제 2반도체 패키지의 리드는 전기적으로 연결된 것을 특징으로 한다.
상기 제 1반도체 패키지의 관통홀 내측면에는 하나 이상의 브라켓이 내설되고, 상기 브라켓의 사이에는 탄성부재가 유동가능하도록 게재된 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 예시도면에 의거 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명은 반도체 칩(1)과, 반도체 칩(1)에 와이어(7)로 연결된 리드(10a, 10b)와, 상기 반도체 칩(1) 및 리드(10a, 10b)를 밀봉하는 몰딩컴파운드(12a, 12b)로 이루어진 반도체 패키지를 인쇄회로기판(9) 상에 실장함에 있어서, 상기 몰딩컴파운드(12a)의 일측 또는 양측에는 관통홀(14)이 형성되고, 상기 관통홀(14)의 일측을 통해 상기 리드(10a)의 일부가 노출된 제 1반도체 패키지(20)와, 상기 제 1반도체 패키지(20)의 관통홀(14)에 삽입되도록 몰딩컴파운드(12a)의 일측 또는 양측으로 리드(10b)가 돌출된 제 2반도체 패키지(21)가 쌍을 이루며 적층 결합된 구조로 되어 있다.
상기 제 1반도체 패키지(20)의 몰딩컴파운드(12a)는 상기 관통홀(14)이 형성되는 양측에 단차부(13a)가 형성되도록 하여, 이에 대응하는 제 2반도체 패키지(21)의 몰딩컴파운드(12b) 단차부(13b)와 서로 형합될 수 있도록 한다.
상기 관통홀(14)은 바람직하게 상하 방향으로 형성되고, 상기 관통홀(14)을 통해 하측으로 돌출되는 리드(10a)의 일측은 상기 몰딩컴파운드(12a)의 내측에서 상기 와이어(7)에 본딩되어 있다.
그리고, 상기 제 2반도체 패키지(21)의 몰딩컴파운드(12b) 외측으로 돌출된 리드(10b)는 상기 제 1반도체 패키지(20)와 마찬가지로 일측이 몰딩컴파운드(12b)의 내측으로 연장되어 상기 와이어(7)와 본딩되어 있으며, 타측은 상기 제 1반도체 패키지(20)의 관통홀(14)에 상측에서 하방으로 삽입되도록 설치되어 있다.
이때, 상기 제 2반도체 패키지(21)의 리드(10b) 하단부는 상기 제 1반도체 패키지(20)의 관통홀을 통과하는 리드(10a)와 접촉하여 전기적으로 연결되므로써, 상기 제 1반도체 패키지(20)의 리드(10a)가 인쇄회로기판(9) 상에 실장시 연결되는 패키지(20, 21)의 수에 비례하여 반도체 칩(3)의 성능이 확장되는 것이다.
이와 같이 구성된 본 발명은 도 3에 도시된 바와 같이, 제 1반도체 패키지(20)의 일측 또는 양측으로 제 2반도체 패키지(21)가 실장되면서, 동시에 제 2반도체 패키지(21)의 리드(10b)와 제 1반도체 패키지(20)의 리드(10a)가 전기적으로 연결된 상태로 인쇄회로기판(9) 상에 실장되는 것이다.
이때, 상기 제 2반도체 패키지(21)의 리드(10b)는 제 1반도체 패키지(20)의 관통홀(14)에 삽입되어 고정되고, 제 1반도체 패키지(20)와 제 2반도체 패키지(21)는 각 몰딩컴파운드(12a, 12b)의 대응되는 형상에 의해 유격없이 형합되게 된다.
결국, 하나 이상의 반도체 패키지(20, 21)가 인쇄회로기판(9) 상에서 적층된 채로 실장되므로써 각각의 반도체 패키지(20, 21) 너비(w') 이상으로 요구되었던 실장면적이 최소화될 수 있는 것이다. 아울러, 상기 제 1, 2반도체 패키지(20, 21)는 결합된 이후에도 동일한 높이를 유지할 수 있으므로 인쇄회로기판(9) 상에 실장시 슬림하게 적층할 수 있다.
또한, 본 발명의 다른 실시예로서 도 4에 도시된 바와 같이, 본 발명은 상기 제 1반도체 패키지(20)의 관통홀(14) 내측면에 하나 이상의 브라켓(16)이 내설하 고, 상기 브라켓(16)의 사이에는 탄성부재(18)가 유동가능하도록 게재된 구조로 이루어질 수 있다.
상기 탄성부재(18)로서, 바람직하게는 판스프링을 사용할 수 있고, 이외에도 탄성을 가진 부재들을 사용할 수 있다.
즉, 상기 제 1반도체 패키지(20)의 관통홀(14) 내측에는 제 2반도체 패키지(21)의 리드(10b)를 탄성적으로 고정시킬 수 있도록 판스프링 등의 탄성부재(18)가 구비되고, 상기 탄성부재(18)는 양측에서 내향 절곡되어 구비된 브라켓(16) 사이에 끼워진다.
따라서, 도 5에 도시된 바와 같이, 상기 제 2반도체 패키지(21)의 리드(10b)가 제 1반도체 패키지(20)의 관통홀(14)에 삽입되면서 상기 탄성부재(18)를 내측으로 밀면, 탄성부재(18)는 일시적으로 압축되었다가 탄성복원력에 의해 다시 솟아올라 상기 제 2반도체 패키지(21)의 리드(10b)를 유동없이 고정시킬 수 있는 것이다.
그러므로, 제 1반도체 패키지(20)와 제 2반도체 패키지(21)는 전술한 실시예에 비해 보다 견고한 결합을 유지할 수 있고, 리드(10a, 10b) 간 양호한 전기적 연결상태를 유지할 수 있는 것이다.
본 발명에서는 상술한 바와 같이 편의상 2개의 반도체 패키지(20, 21)를 예시하여 설명하였으나, 본 발명은 이에 국한하지 않고 도 3에 도시된 바와 같이, 동일한 패턴으로 반복 실장되는 반도체 패키지를 적층시켜 슬림화할 수 있도록 한 기술적 사상을 설명하고 있는 바, 본 발명에 따른 기술적 사상의 범주 내에서 적층되는 반도체 패키지의 개수 및 반도체 패키지의 형태에 대한 여러 가지 변형 및 수정 이 가능함은 물론이다.
이상에서 설명한 바와 같이 본 발명은 반도체 패키지의 확장시 실장면적을 최소화하여 슬림한 제품을 제작할 수 있고, 반도체 패키지간의 간격이 없어 노이즈 발생을 없앨 수 있다.
또한, 제품의 업그레이드시 제품 전체를 교환할 필요없이 칩만 간단하게 추가할 수 있으므로 경제적으로도 매우 유용하다 할 것이다.

Claims (3)

  1. 반도체 칩(1)과, 반도체 칩(1)에 와이어(7)로 연결된 리드(10a, 10b)와, 상기 반도체 칩(1) 및 리드(10a, 10b)를 밀봉하는 몰딩컴파운드(12a, 12b)로 이루어진 반도체 패키지를 인쇄회로기판(9) 상에 실장함에 있어서,
    상기 몰딩컴파운드(12a)의 일측 또는 양측에는 단차부를 형성하며, 상기 단차부 상에 관통홀(14)이 형성되고, 상기 관통홀(14)의 일측을 통해 상기 리드(10a)의 일부가 노출된 제 1반도체 패키지(20)와,
    상기 제 1반도체 패키지(20)의 관통홀(14)에 삽입되어 상기 리드(10a)와 전기적으로 연결되도록 몰딩컴파운드(12a)의 일측 또는 양측으로 형성된 단차부 상에 리드(10b)가 돌출된 제 2반도체 패키지(21)가 쌍을 이루며 적층 결합되는 것을 특징으로 하는 반도체 패키지의 실장구조.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1반도체 패키지(20)의 관통홀(14) 내측면에는 하나 이상의 브라켓(16)이 내설되고, 상기 브라켓(16)의 사이에는 탄성부재(18)가 유동가능하도록 게재된 것을 특징으로 하는 반도체 패키지의 실장구조.
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