KR100541688B1 - 데이타 출력장치 - Google Patents

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Abstract

본 발명은 데이타 출력장치에 관한 것으로서, 특히 데이타 리드 동작시 데이타 마스크 오퍼레이션을 수행하면 출력노드가 플로팅상태로 천이되는데, 이때 출력노드가 플로팅 상태로 천이되는 속도를 데이타 출력단 제어부를 구비하여 빠르게 변환 시키는 데이타 출력장치에 관한 것이다.

Description

데이타 출력장치{A data output device}
도 1은 종래의 플로팅 상태로 천이되는 출력노드의 상태를 나타낸 파형도이다.
도 2는 본 발명에 따른 데이타 출력장치의 블록 구성도를 나타낸다.
도 3은 본 발명에 따른 데이타 출력장치의 내부 구성도를 나타낸다.
도 4는 본 발명에 따른 플로팅 상태로 천이되는 출력노드의 상태를 나타낸 파형도이다.
도 5는 종래와 본 발명에 따른 플로팅 상태로 천이되는 출력노드의 상태를 비교한 파형도이다.
-도면의 주요 부분에 대한 부호의 설명-
210 : 데이타 출력단 제어부
201 : 제 1출력드라이버
202 : 제 1출력버퍼
211 : 제 2출력드라이버
212 : 제 2출력버퍼
본 발명은 데이타 출력장치에 관한 것으로서, 특히 데이타 리드 동작시 데이타 마스크 오퍼레이션을 수행하면 출력노드가 플로팅상태로 천이되는데, 이때 출력노드가 플로팅 상태로 천이되는 속도를 데이타 출력단 제어부를 구비하여 빠르게 변환 시키는 데이타 출력장치에 관한 것이다.
일반적으로, 디램에서 데이타를 출력할때 출력 드라이버는 입력되는 데이타에 따라서 하이 또는 로우 레벨로 출력 데이타의 값을 결정해주고, 데이타 출력이끝났을 경우 출력버퍼를 통해 출력노드를 플로팅 상태로 만들어 준다.
그리고 리드 동작시 원하는 데이타를 막아서 출력노드를 플로팅 상태로 만들수 있는데(이하, 마스크 오퍼레이션 이라고 함) 이 경우 해당되는 출력데이타가 플로팅상태로 천이하여, 플로팅 상태의 출력노드는 하이레벨과 로우레벨의 중간레벨을 갖는다.
도 1은 종래의 플로팅 상태로 천이되는 출력노드의 상태를 나타낸다.
도시된 바와 같이, A구간의 출력데이타는 플로팅 상태로 대기하다가 메모리의 리드 명령시 B구간에서와 같이 하이 또는 로우 레벨을 갖는다.
이때, 데이타 리드동작이 끝났거나 마스크 오퍼레이션이 수행되면 C구간에서와 같이 출력노드는 플로팅 상태로 복귀된다.
그러나, 출력노드가 하이 또는 로우 레벨에서 플로팅 상태로 천이 될때 출력데이타 핀의 부하의 영향으로 인해 오랜시간이 소요된다.
이러한 현상은 정상적인 리드동작이 끝난후에는 상관 없지만, 마스크 오퍼레이션시에는 출력노드가 플로팅 상태로 충분이 떨어지기 전에 그 다음 데이타를 출력해야 하는 경우가 발생하는데, 이때 플로팅 단계로 천이중인 출력노드가 하이 또는 로우의 값을 갖는 출력 데이타로 오인되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 데이타 출력단 제어부를 구비하여 출력 데이타가 플로팅 상태로 천이되는 짧은 시간동안에만 마치 데이타를 출력시키는 것처럼 데이타 출력단 제어부에 구비된 출력드라이버를 구동시켜 출력 데이타의 천이시간을 초기에 빠르게 변환시키는 방법을 제공한다.
제 1출력버퍼와 상기 데이타 출력버퍼의 동작 타이밍을 제어하는 제 1출력드라이버를 구비하는 데이타 출력장치에 있어서, 상기 제 1출력버퍼의 출력단이 플로팅 상태로 천이하는 시간을 단축시키는 데이타 출력단 제어부를 구비하고, 상기 데이타 출력단 제어부는 상기 제 1출력버퍼의 출력단으로 데이타를 출력하는 제 2데이타 출력버퍼와 상기 제 2출력버퍼의 동작 타이밍을 제어하는 제 2출력드라이버를 구비하며, 상기 제 2출력드라이버는 상기 제 1출력버퍼의 출력단이 플로팅되는 초기에만 상기 제 2출력드라이버를 인에이블하기 위한 펄스신호를 제 1입력신호로 하여 동작하며, 상기 제 1출력버퍼의 출력단이 플로팅 상태로 천이되는 직전의 데이타의 전위레벨과 반대되는 전위레벨을 갖는 신호를 제 2입력신호로 하여 상기 제 2출력버퍼의 동작을 제어하며, 상기 제 2출력드라이버가 인에이블 되어 있는 동안 상기 제 2출력버퍼로부터 출력되는 신호는 상기 제 1출력버퍼의 출력단의 전위레벨이 플로팅 상태로 천이하는 시간을 줄이며, 상기 플로팅 상태로 천이하는 출력단은 하이레벨 또는 로우레벨에서 상기 하이레벨과 상기 로우레벨의 중간상태로 레벨업 또는 레벨다운한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하게로 한다.
도 2는 본 발명에 따른 데이타 출력장치의 블록 구성도이다.
본 발명의 데이타 출력 장치는 제 1입력신호(DOCKB)와 제 2입력신호(DOJT)를 수신하여 제 1출력신호(A)와 제 2출력신호(B)를 출력하는 제 1출력드라이버(201), 제 1출력신호(A)와 제 2출력신호(B)를 수신하여 구비된 출력단으로 출력신호를 출력하는 제 1출력버퍼(202)와 제 1출력버퍼(202)의 출력단과 연결되어 출력단이 플로팅 상태로 천이하는 시간을 제어하는 출력단 제어부(210)를 구비한다.
출력단 제어부(210)는 제 3입력신호(DQM_PULSE)와 제 4입력신호(DOJTB n-1)를 수신하여 제 3출력신호(C)와 제 4출력신호(D)를 출력하는 제 2출력드라이버(211)와 제 3출력신호(C)와 제 4출력신호(D)를 수신하여 제 1출력버퍼(202)의 출력단으로 출력신호를 출력하는 제 2출력버퍼(212)를 구비한다.
도 3에 도시된 바와같이, 제 1출력드라이버(201)와 제 2출력드라이버(211)는 동일한 내부 구성을 갖는다.
그 구성에 있어, 전원전압과 접지사이에 직렬 연결된 제 1PMOS 트랜지스터(301), 제 1NMOS트랜지스터(302), 제 2NMOS트랜지스터(303)와 전원전압과 제 1PMOS트랜지스터(301)와 제 1NMOS트랜지스터(302)의 접속노드 사이에 연결된 제 2PMOS트랜지스터(304)를 구비하며,
전원전압과 접지사이에 직렬 연결된 제 3PMOS트랜지스터(305), 제 4PMOS트랜지스터(306) 및 제 3NMOS트랜지스터(307), 접지와 상기 제 4PMOS트랜지스터(306)와 제 3NMOS트랜지스터의 접속노드사이에 연결된 제 4NMOS트랜지스터(308)를 구비한다.
제 1출력드라이버의 경우, 제 1PMOS트랜지스터(301)와 제 1NMOS트랜지스터(302)의 공통 게이트와 제 4PMOS(306)트랜지스터와 제 3NMOS트랜지스터(307)의 공통 게이트로 제 2입력신호(DOJT)를 각각 수신하며,
제 2NMOS트랜지스터(303)와 제 2PMOS트랜지스터(304)의 게이트로 제 1입력신호(DOCKB)를 각각 수신하며, 제 3PMOS트랜지스터(305)와 제 4NMOS트랜지스터의 게이트로 제 1입력신호의 인버트된 신호(DOCKTN)를 각각 수신한다.
제 1PMOS트랜지스터(301)와 제 1NMOS트랜지스터(302)의 접속노드에서 제 1출력신호(A)를 출력하며, 제 4PMOS트랜시스터(306)와 제 3NMOS트랜지스터(308)의 접속노드에서 제 2출력신호(B)를 출력한다.
제 2출력드라이버의 경우, 제 1PMOS트랜지스터(301)와 제 1NMOS트랜지스터(302)의 공통 게이트와 제 4PMOS(306)트랜지스터와 제 3NMOS트랜지스터(307)의 공통 게이트로 제 4입력신호(DOJTB n-1)를 각각 수신하며,
제 2NMOS트랜지스터(303)와 제 2PMOS트랜지스터(304)의 게이트로 제 3입력신 호(DQM_PULSE)를 각각 수신하며, 제 3PMOS트랜지스터(305)와 제 4NMOS트랜지스터의 게이트로 제 6제어신호의 인버트된 신호(DQM_PULSEB)를 각각 수신한다.
제 1PMOS트랜지스터(301)와 제 1NMOS트랜지스터(302)의 접속노드에서 제 3출력신호(C)를 출력하며, 제 4PMOS트랜시스터(306)와 제 3NMOS트랜지스터(308)의 접속노드에서 제 4출력신호(D)를 출력한다.
도시된 바와 같이, 제 1출력버퍼(202)와 제 2출력버퍼(212)도 동일한 구성을 갖는다.
그 구성에 있어, 전원전압과 접지사이에 직렬 연결된 PMOS트랜지스터(309)와 NMOS트랜지스터(310)를 구비하며, PMOS트랜지스터(309)와 NMOS트랜지스터(310)의 접속노드에서 출력데이타를 발생한다.
제 1출력버퍼(220)의 경우, PMOS트랜지스터(309)의 게이트로 제 3제어신호(A)를 수신하고 NMOS트랜지스터(310)의 게이트로 제 4제어신호(B)를 수신하며,
제 2출력버퍼(230)의 경우, PMOS트랜지스터(309)의 게이트로 제 7제어신호(C)를 수신하고 NMOS트랜지스터(310)의 게이트로 제 8제어신호(D)를 수신한다.
이하, 각 신호의 기능과 리드 마스크 오퍼레이션 동작시 본 발명 회로의 동작을 도 3 및 도 4를 참조하여 설명하기로 한다.
먼저, 제 1입력신호(DOCKB)는 제 1출력드라이버(201)의 온/오프를 위한 인에이블신호이며, 제 2입력신호(DOJT)는 제 1출력버퍼(202)의 출력값을 조절하는 입력 데이타이다.
제 3입력신호(DQM_pulse)는 제 2출력드라이버(211)의 온/오프를 위한 인에블신호로서, 제 1출력버퍼(202)의 출력단이 플로팅되는 초기단계에서만 제 2출력드라이버를 구동하기 위한 짧은 펄스 신호이다.
제 4제어신호(DOJTB(n-1))는 제 2출력버퍼(212)의 출력값을 조절하는 입력데이타로서, 제 1출력버퍼(202)의 출력단(DQ) 플로팅 상태로 천이되는 직전의 데이타의 정위레벨과 반대되는 전위레벨을 갖는다.
그리고 제 1출력신호(A)와 제 2출력신호(B)는 제 1출력버퍼(202)를 구동하기 위한 구동신호이며, 제 3출력신호(C)와 제 4출력신호(D)는 제 2출력버퍼(212)를 구동하기 위한 구동신호이다.
리드 마스크 오퍼레이션 동작에 있어서, 제 1입력신호(DOCKB)에 하이레벨이 인가되면 제 1출력드라이버(201)가 인에이블되어 제 2입력신호(DOJT)에 따른 데이터의 값에 따라 내부 구비된 CMOS트랜지스터를 구동하여 제 1출력신호(A)와 제 2출력신호(B)를 출력한다.
제 1출력버퍼(202)는 입력되는 제 1출력신호(A)와 제 2출력신호(B)에 의해 도 4의 A구간에 도시된 바와 같이, 하이레벨 또는 로우레벨의 데이타를 출력한다.
리드 마스크 오퍼레이션이 수행되면, 제 1입력신호(DOCKB)에 로우레벨을 입력하여 제 2NMOS트랜지스터와 제 3PMOS트랜지스터를 턴오프 시키고, 제 2PMOS트랜지스터(304)와 제 4NMOS트랜지스터(308)를 턴온시켜, 제 2출력버퍼(230) 내부에 구비된 PMOS트랜지스터(309)와 NMOS트랜지스터(310)의 게이트에 각각 하이레벨과 로 우레벨을 인가함으로써, 도 4의 B구간과 같이 출력노드를 플로팅 상태로 천이 시킨다.
이때, 제 3제어신호(DQM_PULSE)를 입력하여 제 2출력 드라이버(211)를 인에이블시키고, 마스킹되는 데이타 바로 이전의 데이터의 반전된 데이타의 값을 제 1제어신호(DOJTB(n-1))로 입력함으로써, 도 4의 C구간에서와 같이 제 1출력버퍼(212)는 마스킹되는 데이타 바로 이전의 데이타의 반전된 레벨을 갖는 출력데이타를 출력하여 출력노드의 플로팅 상태로 천이되는 속도를 높인다.
다음, 종래의 회로와 본 발명의 차이점을 살펴본 후, 본 발명 회로의 우수성에 대하여 설명하기로 한다.
종래의 데이타 출력장치의 경우, 하나의 출력 라인을 형성함에 있어서, 한개의 출력드라이버와 한개의 출력버퍼를 사용한데 반해, 본 발명의 경우 출력드라이버와 출력버퍼를 하나씩 더 구비하였다.
이러한 차이점으로 인해, 리드 마스크 오퍼레이션 수행시 초기에 잠깐동안 반대의 데이터를 출력함으로써, 출력노드의 플로팅 상태로 전환되는 시간이 종래의 경우보다 짧아졌음을 도 5의 A구간을 통해 알 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 데이타 출력장치를 사용할 경우, 출력노드가 플로팅되는 초기의 짧은 구간동안에 데이타를 출력하는 것처럼 출력드라이버를 동작시킴으로써, 출력 데이타의 플로팅 상태로의 전환 시간을 감소시킬 수 있고, 이로 인해 보다 정확한 데이타 마스킹 동작을 수행할 수 있는 효과 를 제공한다.

Claims (4)

  1. 제 1출력버퍼와 상기 제 1출력버퍼의 동작 타이밍을 제어하는 제 1출력드라이버를 구비하는 데이타 출력장치에 있어서,
    상기 제 1출력버퍼의 출력단이 플로팅 상태로 천이하는 시간을 단축시키는 데이타 출력단 제어부를 구비하며,
    상기 데이타 출력단 제어부는 상기 제 1출력버퍼의 출력단으로 데이타를 출력하는 제 2데이타 출력버퍼와 상기 제 2출력버퍼의 동작 타이밍을 제어하는 제 2출력드라이버를 구비하며,
    상기 제 2출력드라이버는 상기 제 1출력버퍼의 출력단이 플로팅되는 초기에만 상기 제 2출력드라이버를 인에이블하기 위한 펄스신호를 제 1입력신호로 하여 동작하며,
    상기 제 1출력버퍼의 출력단이 플로팅 상태로 천이되는 직전의 데이타의 전위레벨과 반대되는 전위레벨을 갖는 신호를 제 2입력신호로 하여 상기 제 2출력버퍼의 동작을 제어하는 것을 특징으로 하는 데이타 출력장치.
  2. 제 1항에 있어서,
    상기 제 2출력드라이버가 인에이블 되어있는 동안 상기 제 2출력버퍼로부터 출력되는 신호는 상기 제 1출력버퍼의 출력단의 전위레벨이 플로팅 상태로 천이하는 시간을 줄이며,
    상기 플로팅 상태로 천이하는 출력단은 하이레벨 또는 로우레벨에서 상기 하이레벨과 상기 로우레벨의 중간상태로 레벨업 또는 레벨다운하는 것을 특징으로 하는 데이타 출력장치.
  3. 제 1항에 있어서,
    상기 제 1출력드라이버와 제 2출력드라이버는 전원전압과 접지사이에 직렬 연결된 제 1PMOS트랜지스터, 제 1NMOS트랜지스터 및 제 2NMOS트랜지스터와 상기 전원전압과 상기 제 1PMOS트랜지스터와 상기 제 1NMOS트랜지스터의 접속노드 사이에 연결된 제 2PMOS트랜지스터를 구비하며,
    상기 전원전압과 상기 접지사이에 직렬 연결된 제 3PMOS트랜지스터, 제 4PMOS트랜지스터 및 제3NMOS트랜지스터와 상기 접지와 상기 제 4PMOS트랜지스터와 상기 제 3NMOS트랜지스터의 접속노드 사이에 연결된 제 4NMOS트랜지스터를 구비하며,
    상기 제 1PMOS트랜지스터와 상기 제 1NMOS트랜지스터의 공통 게이트와 상기 제 4PMOS트랜지스터와 제 3NMOS트랜지스터의 공통게이트로 상기 제 1출력버퍼 및 제 2출력버퍼의 출력값을 제어하는 제 2입력신호를 각각 수신하며,
    상기 제 2NMOS트랜지스터와 상기 제 2PMOS트랜지스터의 게이트로 인에이블 신호인 상기 제 1입력신호를 각각 수신하며, 상기 제 3PMOS트랜지스터와 상기 제 4NMOS트랜지스터의 게이트로 상기 제 1입력신호의 반전된 신호를 각각 수신하며,
    상기 제 1PMOS트랜지스터와 상기 제 1NMOS트랜지스터의 접속노드에서 제 1출 력신호를 출력하며,
    상기 제 4PMOS트랜지스터와 상기 제 3NMOS트랜지스터의 접속노드에서 제 2출력신호를 출력하는 것을 특징으로 하는 데이타 출력장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1출력버퍼와 상기 제 2출력버퍼는
    전원전압과 접지사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하고, 상기 PMOS트랜지스터와 NMOS트랜지스터의 접속노드에서 출력데이타를 발생하며,
    상기 PMOS트랜지스터의 게이트로 상기 제 1출력드라이버 또는 제 2출력드라이버로부터 상기 제 1출력신호를 수신하며,
    상기 NMOS트랜지스터의 게이트로 상기 제 1출력드라이버 또는 제 2출력드라이버로부터 상기 제 2출력신호를 수신하는 것을 특징으로 하는 데이타 출력장치.
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