KR100518518B1 - Capacitor of a semiconductor device and method for manufacturing the same - Google Patents
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Abstract
반도체 장치의 커패시터 및 그 제조방법에 관해 개시되어 있다. 본 발명은 커패시터의 상, 하부 전극 사이에 상보성이 있는 서로 다른 타입의 유전막, 예컨대 PF타입 및 FN타입의 유전막이 함께 구비되어 있는 커패시터를 개시한다. 서로 다른 타입의 유전막이 구비됨으로써 커패시터의 전체적인 유전막은 상호 보완적인 전기적 특성을 보여 상기 각 타입의 유전막이 단독으로 사용될 때 보다 커패시터의 유전막 특성이 개선되며 커패시터가 요구하는 누설전류 및 브레이크 다운 전압 특성을 만족하는 조건하에서 가장 큰 정전용량을 나타낸다. A capacitor of a semiconductor device and a method of manufacturing the same are disclosed. The present invention discloses a capacitor having different types of dielectric films having complementarity between upper and lower electrodes of the capacitor, for example, dielectric films of PF type and FN type. By providing different types of dielectric films, the overall dielectric film of the capacitor exhibits complementary electrical characteristics, which improves the dielectric film characteristics of the capacitor than when each type of dielectric film is used alone, and provides the leakage current and breakdown voltage characteristics required by the capacitor. It shows the largest capacitance under the satisfactory conditions.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a capacitor and a method for manufacturing the semiconductor device.
반도체 장치의 고집적화 되면서 반도체 기판에 단위 반도체 소자가 형성되는 영역이 작아진다. 더 높은 집적도의 반도체 장치를 양산하기 위해선 더욱 좁은 영역에 트랜지스터와 커패시터와 같은 기본 반도체 소자들을 형성할 수 있어야 한다.As the semiconductor device is highly integrated, the area in which the unit semiconductor device is formed on the semiconductor substrate is reduced. To produce higher density semiconductor devices, it is necessary to be able to form basic semiconductor devices such as transistors and capacitors in narrower areas.
한편, 반도체 장치의 구동을 위해 반도체 커패시터는 어느 정도의 정전 용량을 갖고 있어야 한다. 예를 들면, 일반적인 DRAM 메모리 장치에 있어서, 셀 커패시터는 약 25페르미 패러데이(fF)정도의 정전용량이 요구된다.On the other hand, in order to drive the semiconductor device, the semiconductor capacitor must have a certain amount of capacitance. For example, in a typical DRAM memory device, the cell capacitor requires a capacitance of about 25 Fermi Faraday (fF).
커패시터의 정전용량을 증가시키기 위한 조건은 첫째, 상부 및 하부전극의 마주하는 면적을 넓게 하고 둘째, 상기 상부 및 하부 전극 사이의 간격을 좁게 하며 셋째, 상기 두 전극 사이에 높은 유전율을 갖는 유전막을 삽입한다.Conditions for increasing the capacitance of the capacitor are first, widen the facing area of the upper and lower electrodes, second, narrow the gap between the upper and lower electrodes, and third, inserting a dielectric film having a high dielectric constant between the two electrodes do.
그런데, 반도체 장치의 고집적화는 커패시터 전극의 기하학적 면적을 감소시킨다. 따라서, 커패시터의 정전용량이 감소된다. 고집적화에 따라 전극사이의 간격이 좁아져서 커패시터의 정전용량의 증가될 수 있으나 이는 양 전극 사이의 누설전류 증가를 동반하므로 실익이 없다. 이에 따라 커패시터의 정전용량을 증가시키기 위해 고 유전율을 갖는 유전막에 대한 관심이 높아지고 있다.However, high integration of semiconductor devices reduces the geometric area of capacitor electrodes. Thus, the capacitance of the capacitor is reduced. With the higher integration, the gap between the electrodes can be narrowed, which can increase the capacitance of the capacitor. However, this is accompanied by an increase in leakage current between both electrodes, so there is no benefit. Accordingly, interest in dielectric films having a high dielectric constant is increasing to increase the capacitance of the capacitor.
이에 따라 기존의 대표적인 유전막인 실리콘 산화막(SiO2)에서 ONO(Oxide-Nitride-Oxide)막, NO막이나 오산화 이탄탈륨막(Ta2O5) 등으로 커패시터 유전막의 중심이 옮겨지고 있다. 더불어, 그에 대한 관심도 고조되고 있다.Accordingly, the center of the capacitor dielectric film is shifted from a silicon oxide film (SiO 2 ), which is a typical dielectric film, to an oxide-nitride-oxide (ONO) film, an NO film, or a tantalum pentoxide film (Ta 2 O 5 ). In addition, there is a growing interest in it.
고 유전율을 갖는 새로운 유전막이 사용되면서 커패시터 전극에 대한 관심도 고조된다. 실리콘 산화막을 유전막으로 사용할 때 폴리실리콘층을 커패시터의 전극으로 사용하는데 별 어려움이 없으나, 새로운 유전막이 사용되면서 그에 맞는 전극이 필요하게 되었다. 예를들면, 오산화 이탄탈륨이 유전막으로 사용되는 경우, 티타늄 나이트라이드(TiN)이 전극으로 유망하고, BST막이 유전막으로 사용되는 경우, 노블 금속(novel metal)이 전극으로 유망하다. 그런데, 이러한 전극 물질들을 현재의 반도체 제조공정과 접목시키는 과정에서 많은 어려움이 직면하게 된다. 따라서, 폴리실리콘층을 그대로 전극으로 사용하면서 고유전율의 유전막을 사용할 수 있는 방법이 필요하게 되었다.As new dielectric films with high dielectric constants are used, interest in capacitor electrodes is also heightened. When the silicon oxide film is used as the dielectric film, there is no difficulty in using the polysilicon layer as the electrode of the capacitor. However, as the new dielectric film is used, an electrode suitable for the dielectric film is required. For example, when the tantalum pentoxide is used as the dielectric film, titanium nitride (TiN) is promising as the electrode, and when the BST film is used as the dielectric film, a noble metal is promising as the electrode. However, many difficulties are encountered in integrating these electrode materials with current semiconductor manufacturing processes. Therefore, there is a need for a method capable of using a dielectric film of high dielectric constant while using a polysilicon layer as an electrode.
이러한 필요성에 의해 종래 기술은 알루미늄 산화막(예컨대, Al2O3)을 유전막으로 사용하는 커패시터 제조방법을 제안한 바 있다. 알루미늄 산화막은 전극 물질인 폴리실리콘층 사이에 실리콘 산화막을 형성하지 않고, 유전상수가 약 8.5∼10.5 정도로 기존의 실리콘 산화막이나 NO막 보다 높다. 또한, 알루미늄 산화막의 전도 미케니즘(conduction mechanism)은 파울러 노드 하임(Fowler Nordheim, 이하, FN이라함) 타입으로 터널링에 의해 전자의 전도가 이루어지는 것으로 알려져 있다.Due to this need, the prior art has proposed a method of manufacturing a capacitor using an aluminum oxide film (eg, Al 2 O 3 ) as a dielectric film. The aluminum oxide film does not form a silicon oxide film between the polysilicon layers as the electrode material, and the dielectric constant is about 8.5 to 10.5, which is higher than that of the conventional silicon oxide film or the NO film. In addition, the conduction mechanism of the aluminum oxide film is known as a Fowler Nordheim (FN) type, which is known to conduct electrons by tunneling.
이와 같은 종래 기술에 의한 커패시터 제조방법에 다음과 같은 문제점이 있다.Such a conventional capacitor manufacturing method has the following problems.
우선, 반도체 장치의 안정된 동작을 위해 상기한 바와 같이, 셀 정전용량은 25fF이상이 되어야 한다. 또한, 누설전류는 동작전압에서 셀 당 1fA이하가 되어야 한다. 아울러, 장시간 동안 반도체 장치의 안정된 동작을 위해 셀당 10피코 암페어(pA)가 되는 전압 즉, 브레이크 다운 전압(Breakdown voltage)이 일반적으로 3V이상이 되어야 한다. 하지만, FN타입의 전도를 일으키는 유전막은 비록 누설전류 특성은 우수하나 브레이크 다운 전압을 3V이상으로 유지하기 위해 박막의 두께가 두꺼워야 한다. 따라서, 커패시터의 커패시턴스가 작아진다.First, as described above, for stable operation of the semiconductor device, the cell capacitance should be 25 fF or more. In addition, the leakage current should be less than 1 fA per cell at the operating voltage. In addition, for stable operation of the semiconductor device for a long time, a voltage of 10 pico amps (pA) per cell, that is, a breakdown voltage should generally be 3V or more. However, although the dielectric film causing the FN type conduction has excellent leakage current characteristics, the thickness of the thin film must be thick to maintain the breakdown voltage above 3V. Thus, the capacitance of the capacitor is reduced.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로, 유전막의 누설전류 특성이 저하되는 것을 방지하고 아울러 정전용량의 감소도 없게 하고 브레이크 다운 전압 특성도 개선할 수 있는 반도체 장치의 커패시터를 제공함에 있다.Accordingly, the technical problem to be achieved by the present invention is to solve the problems of the prior art described above, and to prevent the leakage current characteristic of the dielectric film from deteriorating, and also to reduce the capacitance and to improve the breakdown voltage characteristic. The present invention provides a capacitor of a semiconductor device.
본 발명이 이루고하는 다른 기술적 과제는 상기 반도체 장치의 커패시터 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a capacitor of the semiconductor device.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 및 제2 도전층 패턴 사이에 유전막이 구비되어 있는 반도체 장치의 커패시터에 있어서,In order to achieve the above technical problem, the present invention provides a capacitor of a semiconductor device provided with a dielectric film between the first and second conductive layer pattern,
상기 유전막은 서로 다른 타입의 유전막들로 구성된 다중 유전막인 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.The dielectric film provides a capacitor of a semiconductor device, wherein the dielectric film is a multiple dielectric film composed of different types of dielectric films.
여기서, 상기 다중 유전막과 상기 제2 도전층 패턴 사이에 제2의 다중 유전막이 더 구비되어 있다.Here, a second multiple dielectric layer is further provided between the multiple dielectric layer and the second conductive layer pattern.
상기 다중 유전막은 상기 제1 도전층 상에 형성된 제1 유전막과 상기 제1 유전막 상에 형성된 제2 유전막인 것을 특징으로 하는 반도체 장치의 커패시터.And the multi-layer dielectric layer is a first dielectric layer formed on the first conductive layer and a second dielectric layer formed on the first dielectric layer.
상기 제1 유전막 및 제2 유전막은 각각 PF(Pool Frankel) 타입 및 FN 타입 유전막이다. 여기서, 상기 PF타입 제1 유전막은 SiO2, Si3N4 및 SiON으로 이루어진 군중 선택된 어느 하나를 포함하는 SiN계열의 유전막이다.The first dielectric layer and the second dielectric layer are PF (Pool Frankel) type and FN type dielectric layer, respectively. Here, the PF type first dielectric film is a SiN series dielectric film including any one selected from the group consisting of SiO 2, Si 3 N 4, and SiON.
그리고 상기 FN타입 제2 유전막은 Al2O3, AlN, TiO2, ZrO2, HfO2, Ta2O5, PbO, Nb2O5, PbTiO3, PZT, BST, SrTiO3, CeO2, Y2O3, MgO 및 SrO로 이루어진 군중 선택된 어느 하나이다.The FN type second dielectric layer is one selected from the group consisting of Al 2 O 3, AlN, TiO 2, ZrO 2, HfO 2, Ta 2 O 5, PbO, Nb 2 O 5, PbTiO 3, PZT, BST, SrTiO 3, CeO 2, Y 2 O 3, MgO, and SrO.
상기 제1 및 제2 도전층 패턴은 각각 폴리실리콘층(poly-Si), 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 탄탈륨 나이트라이드층(TaN), 백금층(Pt), 이리듐 산화막층(IrO2), 루테늄 산화막층(RuO2), SrRuO3층, CaRuO3층, 알루미늄층(Al), 몰리브데늄층(Mo), 구리층(Cu) 및 은층(Ag)으로 이루어진 군중 선택된 어느 하나이다.The first and second conductive layer patterns may include a polysilicon layer (poly-Si), a titanium nitride layer (TiN), a tungsten nitride layer (WN), a tantalum nitride layer (TaN), a platinum layer (Pt), Iridium oxide layer (IrO2), ruthenium oxide layer (RuO2), SrRuO3 layer, CaRuO3 layer, aluminum layer (Al), molybdenum layer (Mo), copper layer (Cu) and silver layer (Ag) is any one selected. .
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 커패시터 제조방법은 다음과 같은 절차에 따라 진행한다.In order to achieve the above another technical problem, the capacitor manufacturing method of the semiconductor device according to the present invention proceeds according to the following procedure.
(a) 기판 상에 층간 절연막을 형성한다. (b) 상기 층간 절연막에 상기 기판을 노출되는 콘택홀을 형성한다. (c) 상기 층간 절연막 상에 상기 콘택홀을 통해 상기 기판과 접촉되는 제1 도전층 패턴을 형성한다. (d) 상기 제1 도전층 패턴의 전면에 제1 유전막을 형성한다. (e) 상기 제1 유전막 상에 상기 제1 유전막과 유전적 성질이 다른 제2 유전막을 형성한다. (f) 상기 제2 유전막이 형성된 결과물을 어닐(anneal)한다. (g) 상기 제2 유전막 상에 제2 도전층 패턴을 형성한다.(a) An interlayer insulating film is formed on a substrate. (b) forming a contact hole exposing the substrate in the interlayer insulating film; (c) forming a first conductive layer pattern on the interlayer insulating layer, the first conductive layer pattern contacting the substrate through the contact hole. (d) A first dielectric layer is formed over the entire surface of the first conductive layer pattern. (e) forming a second dielectric film having a different dielectric property from the first dielectric film on the first dielectric film; (f) Anneal the resultant product on which the second dielectric film is formed. (g) A second conductive layer pattern is formed on the second dielectric layer.
이 과정에서 상기 (d) 공정과 상기 (e)공정의 순서를 서로 바꿔서 실시해도 무방하다. 즉, 상기 제1 도전층 패턴의 전면에 상기 제2 유전막을 형성한 다음, 상기 제2 유전막 상에 상기 제1 유전막을 형성해도 무방하다.In this process, the order of (d) and (e) may be interchanged. In other words, the second dielectric layer may be formed on the entire surface of the first conductive layer pattern, and then the first dielectric layer may be formed on the second dielectric layer.
또한, 상기 제2 유전막 상에 유전적 성질이 서로 다른 제3 및 제4의 유전막을 더 형성해도 무방하다.Further, third and fourth dielectric films having different dielectric properties may be further formed on the second dielectric film.
상기 제1 유전막은 PF타입 유전막으로 형성하는 것이 바람직하고, 상기 제2 유전막은 FN타입 유전막으로 형성하는 것이 바람직하다. 상기 제1 유전막은 화학 기상증착(Chemical Vapor Deposition, 이하, CVD라 함)방식으로 형성하며, 상기 제 2 유전막은 원자층 적층(Atomic Layer Deposition, 이하, ALD라 함)방식으로 형성하는 것이 바람직하다.The first dielectric layer is preferably formed of a PF type dielectric layer, and the second dielectric layer is preferably formed of an FN type dielectric layer. The first dielectric layer is formed by chemical vapor deposition (hereinafter referred to as CVD), and the second dielectric layer is preferably formed by atomic layer deposition (hereinafter referred to as ALD). .
상기 제3의 유전막은 상기 제1 유전막과 동일한 유전막으로 형성하고, 상기 제4의 유전막은 상기 제2 유전막으로 형성하는 것이 바람직하다.Preferably, the third dielectric layer is formed of the same dielectric layer as the first dielectric layer, and the fourth dielectric layer is formed of the second dielectric layer.
상기 어닐은 산소(O2)분위기하에서 실시한다. 또한, 상기 어닐은 N20, O2, O3, H20, H202 및 이들이 혼합된 가스로 이루어진 일군중 선택된 어느 하나로 형성하는 것이 바람직하다.The annealing is carried out in an oxygen (O 2) atmosphere. In addition, the annealing is preferably formed of any one selected from the group consisting of N20, O2, O3, H20, H202 and a mixture of these gases.
본 발명에 의한 커패시터 및 그 제조방법에선 상, 하부 전극 사이에 유전적 성질이 서로 다른, 예컨대 PT타입 및 FN타입의 유전막을 순차적으로 적층한다. 상기 각 타입의 유전막은 서로에 대해 상보적 성질을 갖고 있다. 따라서 유전막 전체로 볼 때는 상기 유전막은 누설전류 특성이 우수하면서 박막이 얇고 그러면서 브레이크 다운 전압이 3V이상으로 높아지는 특성을 나타낸다.In the capacitor and the method of manufacturing the same according to the present invention, dielectric layers having different dielectric properties, for example, PT type and FN type, are sequentially stacked between upper and lower electrodes. Each type of dielectric film has complementary properties to each other. Therefore, when viewed as a whole of the dielectric film, the dielectric film exhibits excellent leakage current characteristics, thin film, and high breakdown voltage of 3V or more.
이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a capacitor and a method of fabricating the semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부된 도면들 중, 도 1은 본 발명의 실시예에 의한 반도체 장치의 커패시터의 단면도이다.1 is a cross-sectional view of a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2 내지 도 5는 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.2 to 5 are diagrams showing step by step of a capacitor and a method of manufacturing the semiconductor device according to an embodiment of the present invention.
도 6의 (A)도 및 (B)도와 (C)도는 종래 기술 및 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법에 따라 형성된 커패시터의 전류(I)-전압(V) 특성을 나타낸 그래프도이다.6A, 6B, and 6C are graphs showing current (I) -voltage (V) characteristics of a capacitor formed according to a conventional method and a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention. It is also.
도 1을 참조하면, 본 발명에 의한 커패시터는 기판(40) 상에 층간절연막(42)이 구비되어 있다. 상기 층간 절연막(42)에 상기 기판(40)의 계면이 노출되는 콘택홀(44)이 형성되어 있다. 상기 층간절연막(42) 상에 상기 콘택홀(44)을 통해서 상기 기판(40)과 접촉되는 제1 도전층 패턴(46)이 구비되어 있다. 상기 제1 도전층 패턴(46)은 폴리 실리콘층이 무난하나, 이외에도 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 탄탈륨 나이트라이드층(TaN), 백금층(Pt), 이리듐 산화막층(IrO2), 루테늄 산화막층(RuO2), SrRuO3층, CaRuO3층, 알루미늄층(Al), 몰리브데늄층(Mo), 구리층(Cu) 및 은층(Ag)으로 이루어진 군중 선택된 어느 하나라도 무방하다.Referring to FIG. 1, a capacitor according to the present invention is provided with an interlayer insulating film 42 on a substrate 40. A contact hole 44 through which the interface of the substrate 40 is exposed is formed in the interlayer insulating layer 42. A first conductive layer pattern 46 is provided on the interlayer insulating layer 42 to contact the substrate 40 through the contact hole 44. The first conductive layer pattern 46 may be made of a polysilicon layer. In addition, the titanium nitride layer (TiN), the tungsten nitride layer (WN), the tantalum nitride layer (TaN), the platinum layer (Pt), and the iridium oxide layer Any one selected from the group consisting of layer (IrO2), ruthenium oxide layer (RuO2), SrRuO3 layer, CaRuO3 layer, aluminum layer (Al), molybdenum layer (Mo), copper layer (Cu) and silver layer (Ag) Do.
상기 층간절연막(42) 상에 상기 제1 도전층 패턴(46)의 전면을 덮는 제1 유전막(48)이 형성되어 있고, 상기 제1 유전막(48) 상에 제2 유전막(50)이 형성되어 있다. 그리고, 상기 제2 유전막(50) 상에 제2 도전층 패턴(52)이 형성되어 있다.A first dielectric layer 48 covering the entire surface of the first conductive layer pattern 46 is formed on the interlayer insulating layer 42, and a second dielectric layer 50 is formed on the first dielectric layer 48. have. The second conductive layer pattern 52 is formed on the second dielectric layer 50.
상기 제1 유전막(48) 및 제2 유전막(50)은 각각 PF(Poole-Frenkel) 타입 및 FN 타입 유전막인 것이 바람직하다. 상기 PF 타입 유전막은 PF 터널링이 적용되는 유전막으로써, 유전막내에 결합 사이트(defect site)가 많을 경우, 이러한 결함 사이트를 통한 오핑(hoping) 방식을 통해 전자가 터닐링한다. 그리고 상기 FN 타입 유전막은 널리 알려진 FN 터닐링 현상이 적용되는 유전막이다. 상기 PF 타입 제1 유전막은 SiO2, Si3N4 및 SiON으로 이루어진 군중 선택된 어느 하나를 포함하는 SiN계열의 유전막이다. 그리고 상기 FN타입 제2 유전막은 Al2O3, AlN, TiO2, ZrO2, HfO2, Ta2O5, PbO, Nb2O5, PbTiO3, PZT, BST, SrTiO3, CeO2, Y2O3, MgO 및 SrO로 이루어진 군중 선택된 어느 하나이다.The first dielectric layer 48 and the second dielectric layer 50 are preferably a PF (Poole-Frenkel) type and an FN type dielectric layer, respectively. The PF type dielectric layer is a dielectric layer to which PF tunneling is applied. When there are a large number of defect sites in the dielectric layer, electrons anneal through a hopping method through the defect site. The FN type dielectric layer is a dielectric layer to which a well-known FN tunneling phenomenon is applied. The PF type first dielectric film is a SiN series dielectric film including any one selected from the group consisting of SiO 2, Si 3 N 4, and SiON. The FN type second dielectric layer is one selected from the group consisting of Al 2 O 3, AlN, TiO 2, ZrO 2, HfO 2, Ta 2 O 5, PbO, Nb 2 O 5, PbTiO 3, PZT, BST, SrTiO 3, CeO 2, Y 2 O 3, MgO, and SrO.
상기 제2 도전층 패턴(52)은 폴리 실리콘층(poly-Si), 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 탄탈륨 나이트라이드층(TaN), 백금층(Pt), 이리듐 산화막층(IrO2), 루테늄 산화막층(RuO2), SrRuO3층, CaRuO3층, 알루미늄층(Al), 몰리브데늄층(Mo), 구리층(Cu) 및 은층(Ag)으로 이루어진 군중 선택된 어느 하나이다. 상기 제1 및 제2 도전층 패턴(46, 52)는 각각 하부전극 및 상부전극이다. 도면에 도시하지는 않았지만, 상기 제1 및 제2 도전층 패턴(46, 52) 사이에 상기 제1 및 제2 유전막(48, 50)외에 제3 및 제4의 유전막이 더 구비되어 있을 수 있다. 곧, 상기 제2 유전막(50) 상에 제3 및 제4 유전막이 순차적으로 형성되어 있을 수 있다. 이때, 상기 제3 유전막은 상기 PF타입 유전막이고, 상기 제4 유전막은 상기 FN타입 유전막이다.The second conductive layer pattern 52 may include a polysilicon layer (poly-Si), a titanium nitride layer (TiN), a tungsten nitride layer (WN), a tantalum nitride layer (TaN), a platinum layer (Pt), and iridium. It is one selected from the group consisting of an oxide layer (IrO 2), a ruthenium oxide layer (RuO 2), an SrRuO 3 layer, a CaRuO 3 layer, an aluminum layer (Al), a molybdenum layer (Mo), a copper layer (Cu), and a silver layer (Ag). The first and second conductive layer patterns 46 and 52 are a lower electrode and an upper electrode, respectively. Although not shown in the drawings, the third and fourth dielectric layers may be further provided between the first and second conductive layer patterns 46 and 52 in addition to the first and second dielectric layers 48 and 50. That is, third and fourth dielectric layers may be sequentially formed on the second dielectric layer 50. In this case, the third dielectric layer is the PF type dielectric layer and the fourth dielectric layer is the FN type dielectric layer.
이와 같이, 본 발명은 상부 및 하부 전극 사이에 유전막 특성이 서로 다른 유전막으로 구성된 다중 유전막이 적층된 커패시터를 제공한다. 상기 상부 및 하부전극 사이에 있는 다중 유전막들은 서로 상보적인 관계에 있다. 따라서, 유전막 전체로 볼 때, 유전막의 특성, 예컨대 누설전류 특성이나 브레이크 다운 전압 특성 등이 모두 개선된다. As described above, the present invention provides a capacitor in which multiple dielectric films are stacked between dielectric layers having different dielectric film characteristics between upper and lower electrodes. The multiple dielectric films between the upper and lower electrodes are in a complementary relationship with each other. Therefore, in view of the dielectric film as a whole, the characteristics of the dielectric film, such as leakage current characteristics and breakdown voltage characteristics, are all improved.
다음에는 이와 같은 커패시터를 제조하는 방법을 설명한다.Next, a method of manufacturing such a capacitor will be described.
도 2를 참조하면, 기판(40) 상에 층간절연막(42)을 형성한다. 사진 식각 공정으로 상기 층간 절연막(42)에 상기 기판(40)의 소정영역이 노출되는 콘택홀(44)을 형성한다.Referring to FIG. 2, an interlayer insulating film 42 is formed on the substrate 40. A contact hole 44 is formed in the interlayer insulating layer 42 to expose a predetermined region of the substrate 40 by a photolithography process.
도 3을 참조하면, 상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우는 제1 도전층(미도시)을 형성한다. 상기 제1 도전층 상에 감광막(미도시)을 도포한 다음, 패터닝하여 상기 콘택홀(44)을 중심으로 그 둘레의 소정영역의 제1 도전층을 덮는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 도전층의 노출된 부분을 이방성식각한다. 상기 이방성식각은 상기 층간 절연막(42)이 노출될 때 까지 실시한다. 이어서, 상기 감광막 패턴을 제거하면, 상기 콘택홀(44)을 통해 상기 콘택홀(44) 둘레의 상기 층간절연막(42) 상에 제1 도전층 패턴(46)이 형성된다. 상기 제1 도전층 패턴(46)은 폴리 실리콘층(poly-Si)으로 형성하는 것이 바람직하나, 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 탄탈륨 나이트라이드층(TaN), 백금층(Pt), 이리듐 산화막층(IrO2), 루테늄 산화막층(RuO2), SrRuO3층, CaRuO3층, 알루미늄층(Al), 몰리브데늄층(Mo), 구리층(Cu) 및 은층(Ag)으로 이루어진 군중 선택된 어느 하나로 형성한다.Referring to FIG. 3, a first conductive layer (not shown) filling the contact hole 44 is formed on the interlayer insulating layer 42. A photoresist film (not shown) is coated on the first conductive layer, and then patterned to form a photoresist pattern (not shown) covering the first conductive layer in a predetermined area around the contact hole 44. An exposed portion of the first conductive layer is anisotropically etched using the photoresist pattern as an etching mask. The anisotropic etching is performed until the interlayer insulating layer 42 is exposed. Subsequently, when the photoresist layer pattern is removed, a first conductive layer pattern 46 is formed on the interlayer insulating layer 42 around the contact hole 44 through the contact hole 44. The first conductive layer pattern 46 may be formed of a polysilicon layer (poly-Si), but may be a titanium nitride layer (TiN), a tungsten nitride layer (WN), a tantalum nitride layer (TaN), or platinum. Layer (Pt), iridium oxide layer (IrO2), ruthenium oxide layer (RuO2), SrRuO3 layer, CaRuO3 layer, aluminum layer (Al), molybdenum layer (Mo), copper layer (Cu) and silver layer (Ag) Form a crowd consisting of any one chosen.
도 4를 참조하면, 상기 층간 절연막(42) 상에 상기 제1 도전층 패턴(46)의 전면을 덮는 제1 유전막(48)을 형성한다. 이에 앞서, 상기 제1 도전층 패턴(46)의 표면에 형성된 자연 산화막(native oxide)을 제거한다. 상기 제1 유전막(48)은 PT 타입유전막으로 형성하는 것이 바람직하다. 예를 들면, SiN계열의 유전막으로 형성하는 것이 바람직하다. 따라서, 상기 제1 유전막(48)은 SiO2, Si3N4 및 SiON으로 이루어진 군중 선택된 어느 하나로 형성할 수도 있다. 상기 제1 유전막(48)은 화학 기상 증착(Chemical Vapor Deposition)방식으로 형성하되, 10Å정도의 두께로 형성한다. Referring to FIG. 4, a first dielectric layer 48 covering the entire surface of the first conductive layer pattern 46 is formed on the interlayer insulating layer 42. Prior to this, the native oxide formed on the surface of the first conductive layer pattern 46 is removed. The first dielectric film 48 is preferably formed of a PT type dielectric film. For example, it is preferable to form the SiN series dielectric film. Therefore, the first dielectric layer 48 may be formed of any one selected from a group consisting of SiO 2, Si 3 N 4, and SiON. The first dielectric layer 48 is formed by a chemical vapor deposition method, and has a thickness of about 10 Å.
계속해서, 상기 제1 유전막(48) 상에 상기 제1 유전막(48)과 유전막 특성이 상이한 제2 유전막(50)을 형성한다. 상기 제2 유전막(50)은 FN타입 유전막, 예컨대 Al2O3막으로 형성한다. 상기 제2 유전막(50)은 상기 Al2O3막 외에 AlN, TiO2, ZrO2, HfO2, Ta2O5, PbO, Nb2O5, PbTiO3, PZT, BST, SrTiO3, CeO2, Y2O3, MgO 및 SrO로 이루어진 군중 선택된 어느 하나로도 형성할 수 도 있다. 상기 제2 유전막(50)은 원자층 적층(Atomic Layer Deposition)방식으로 형성한다.Subsequently, a second dielectric film 50 having different dielectric film characteristics from the first dielectric film 48 is formed on the first dielectric film 48. The second dielectric layer 50 is formed of an FN type dielectric layer, for example, an Al 2 O 3 layer. The second dielectric layer 50 may be formed of any one selected from AlN, TiO2, ZrO2, HfO2, Ta2O5, PbO, Nb2O5, PbTiO3, PZT, BST, SrTiO3, CeO2, Y2O3, MgO, and SrO in addition to the Al2O3 film. Can also be. The second dielectric layer 50 is formed by an atomic layer deposition method.
PF타입의 유전막의 전도 특성을 보이는 물질은 박막화될 경우, 전기적으로 매우 불안정해진다. 따라서, 보다 나은 전기적 특성을 위해 상기 제2 유전막(50)이 형성된 결과물을 어닐한다. 상기 어닐은 산소분위기에서 실시한다. 상기 어닐은 산소외에 N20, O3, H20, H202 및 이들의 혼합가스로 이루어진 군중 선택된 어느 하나의 분위기하에서 실시할 수도 있다.Substances exhibiting the conductive properties of PF type dielectric films become electrically unstable when thinned. Therefore, the resulting dielectric film 50 is annealed for better electrical characteristics. The annealing is carried out in an oxygen atmosphere. The annealing may be carried out in an atmosphere of any one selected from the group consisting of N20, O3, H20, H202 and mixed gas thereof in addition to oxygen.
계속해서, 도 5에 도시한 바와 같이, 상기 제2 유전막(50) 상에 제2 도전층(52)을 형성한다. 상기 제2 도전층(52)은 상부전극으로서 폴리 실리콘층(poly-Si)으로 형성하는 것이 바람직하나, 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 탄탈륨 나이트라이드층(TaN), 백금층(Pt), 이리듐 산화막층(IrO2), 루테늄 산화막층(RuO2), SrRuO3층, CaRuO3층, 알루미늄층(Al), 몰리브데늄층(Mo), 구리층(Cu) 및 은층(Ag)으로 이루어진 군중 선택된 어느 하나로 형성할 수도 있다.Subsequently, as shown in FIG. 5, a second conductive layer 52 is formed on the second dielectric film 50. The second conductive layer 52 is preferably formed of a polysilicon layer (poly-Si) as an upper electrode, but includes a titanium nitride layer (TiN), a tungsten nitride layer (WN), and a tantalum nitride layer (TaN). , Platinum layer (Pt), iridium oxide layer (IrO2), ruthenium oxide layer (RuO2), SrRuO3 layer, CaRuO3 layer, aluminum layer (Al), molybdenum layer (Mo), copper layer (Cu) and silver layer (Ag It can be formed by any one selected from a crowd of).
다음에는 본 발명의 실시예에 따라 제조된 커패시터의 효과를 설명하기 위해 실시한 실험예를 설명한다.Next, an experimental example performed to explain the effect of a capacitor manufactured according to an embodiment of the present invention will be described.
먼저, 본 발명은 상기 제1 도전층 패턴(46)의 표면으로부터 자연산화막을 제거하였다. 이어서, 상기 제1 도전층 패턴(46) 상에 SiN계열의 유전막으로 제1 유전막(48)을 CVD방식을 이용하여 10Å정도의 두께로 형성하였다. 이어서, 상기 제1 유전막(48) 상에 FN타입 유전막중의 하나인 Al2O3막을 ALD방식을 이용하여 50Å정도의 두께로 형성하였다. 이후, 상기 결과물을 산소분위기하에서 800℃로 30분 동안 어닐하였다. 상기 어닐후, 상기 제2 유전막(50) 상에 상부전극으로서 상기 제2 도전층(52)을 형성하였다.First, the present invention removes the native oxide film from the surface of the first conductive layer pattern 46. Subsequently, a first dielectric layer 48 was formed on the first conductive layer pattern 46 as a SiN series dielectric layer with a thickness of about 10 GPa by CVD. Subsequently, an Al 2 O 3 film, which is one of the FN type dielectric films, was formed on the first dielectric film 48 to a thickness of about 50 mV using the ALD method. The resultant was then annealed at 800 ° C. for 30 minutes under oxygen atmosphere. After the annealing, the second conductive layer 52 was formed on the second dielectric layer 50 as an upper electrode.
이러한 본 발명과 비교할 첫 번째 대상은 다음과 같이 형성하였다.The first object to be compared with this invention was formed as follows.
구체적으로, 상기 제1 도전층 패턴(46) 상에 PF타입 유전막, 예컨대 SiN막을 53Å정도의 두께로 형성하였다. 그리고 그 결과물을 830℃에서 30분동안 산소분위기에서 어닐하였다.Specifically, a PF type dielectric film, such as a SiN film, is formed on the first conductive layer pattern 46 to a thickness of about 53 GPa. The resultant was annealed in an oxygen atmosphere at 830 ° C. for 30 minutes.
본 발명과 비교할 두 번째 대상은 상기 제1 도전층 패턴(46) 상에 FN타입 유전막인 Al2O3막만을 65Å정도의 두께로 형성하였다.A second object to be compared with the present invention was formed on the first conductive layer pattern 46 only an Al2O3 film, which is an FN type dielectric film, having a thickness of about 65 kHz.
도 6을 참조하면, (A)도는 상기 두 번째 대상에 대한 전류-전압 특성 그래프도이고, (B)도는 상기 첫 번째 대상에 대한 전류-전압 특성 그래프도이며, (C)도는 본 발명의 실험예에 의한 커패시터의 전류-전압 특성 그래프도이다.Referring to FIG. 6, (A) is a graph of current-voltage characteristics for the second object, (B) is a graph of current-voltage characteristics for the first object, and (C) is an experiment of the present invention. It is a graph of the current-voltage characteristic of a capacitor by an example.
도 6의 (A)도 내지 (C)도를 참조하면, 상기 본 발명의 누설전류 개시 전압(V1)이 첫 번째 및 두 번째 대상의 누설 전류 개시전압(V1)보다 오른 쪽으로 치우져 있음을 알 수 있다. 이는 일정치 이상의 누절전류가 개시되는 전압이 본 발명에서 더 높은 것을 나타낸다. 6A to 6C, it can be seen that the leakage current starting voltage V1 of the present invention is shifted to the right of the leakage current starting voltage V1 of the first and second objects. Can be. This indicates that the voltage at which the leakage current starts above a certain value is higher in the present invention.
또한 전류값이 10pA/셀 이상이 되는 브레이크 다운이 일어나는 전압(V2)은 상기 첫 번째 대상이 가장 높고, 그 다음이 본 발명이며, 상기 두 번째 대상이 가장 낮다. 하지만, 본 발명의 경우, 누설전류 개시 전압과 브레이크 다운 개시 전압사이의 간격이 상기 두 번째 대상에 비해 상당히 넓음을 알 수 있다. 따라서, 반도체 장치가 안정되게 동작될 수 있다.Further, the voltage V2 at which the breakdown at which the current value is 10 pA / cell or more occurs is the first object highest, followed by the present invention, and the second object lowest. However, in the case of the present invention, it can be seen that the distance between the leakage current start voltage and the breakdown start voltage is considerably wider than the second object. Therefore, the semiconductor device can be operated stably.
반면, 상기 첫 번째 대상(도 B 참조)은 브레이크 다운 개시 전압은 매우 높아서 반도체 장치의 안정된 동작은 보장되나, 본 발명에 비해 누설전류 개시 전압이 매우 낮다. 또한, 상기 두 번째 대상(도 A참조)은 누설전류 개시 전압이 본 발명에 비해 매우 낮고, 브레이크 다운 개시 전압도 낮다.On the other hand, the first object (see FIG. B) has a very high breakdown starting voltage, thereby ensuring stable operation of the semiconductor device, but having a very low leakage current starting voltage compared to the present invention. In addition, the second object (see Fig. A) has a very low leakage current starting voltage and a lower breakdown starting voltage as compared with the present invention.
이와 같이, 커패시터의 유전막으로 PF타입 유전막과 FN타입 유전막으로 구성되는 이중 유전막을 사용하는 경우, 누설전류 특성 및 브레이크 다운 특성 모두에서 양호한 결과를 보인다.As described above, when a double dielectric film composed of a PF type dielectric film and an FN type dielectric film is used as the dielectric film of the capacitor, good results are obtained in both leakage current characteristics and breakdown characteristics.
이러한 결과는 아래의 표 1에 요약되어 있다.These results are summarized in Table 1 below.
표 1을 참조하면, 커패시턴스 값은 본 발명이 8.85fF로서 상기 첫 번째 및 두 번째 대상의 커패시턴스 값 사이에 있다. 커패시턴스 최저값과 최대값의 비(Cmin/Cmax)는 본 발명이 99.7로서 상기 두 대상에 비해 높다. 이는 본 발명의 커패시터가 상기 두 대상의 것보다 신뢰성이 높다는 것을 의미한다. 다음에는 누설전류 개시 전압이 본 발명에서는 1.8v인 반면, 상기 첫 번째 및 두 번째 대상에서는 각각 2.1V 및 1.75V로서 본발명은 상기 두 대상의 중간 정도이다. 브레이크 다운 개시 전압은 본 발명이 4V정도인데 반해 상기 첫 번째 및 두 번째 대상은 각각 4.7V 및 2.5V이다.Referring to Table 1, the capacitance value is 8.85 fF of the present invention, which is between the capacitance values of the first and second objects. The ratio of capacitance minimum value and maximum value (Cmin / Cmax) is 99.7, which is higher than the two objects. This means that the capacitor of the present invention is more reliable than that of the two objects. Next, the leakage current starting voltage is 1.8v in the present invention, whereas the first and second objects are 2.1V and 1.75V, respectively, and the present invention is about the middle of the two objects. The breakdown start voltage is about 4V in the present invention, whereas the first and second objects are 4.7V and 2.5V, respectively.
커패시턴스를 함께 고려하면, 본 발명에서 개시하고 있는 것 처럼 FN타입과 PF타입 유전막을 함께 사용하는 것이 상기 각 타입의 유전막을 개별적으로 사용하는데 비해 우수한 특성을 나타냄을 알 수 있다. 즉, 반도체 장치의 커패시터가 요구하는 특성들 예컨대, 누설전류 및 브레이크 다운 전압 특성을 만족시키는 조건하에서 가장 큰 커패시턴스를 얻을 수 있다.Considering the capacitance, it can be seen that the use of the FN type and the PF type dielectric films together, as disclosed in the present invention, exhibits superior characteristics compared to the use of each type of dielectric films separately. That is, the largest capacitance can be obtained under conditions that satisfy the characteristics required by the capacitor of the semiconductor device, such as leakage current and breakdown voltage.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 제1 및 제2 유전막의 형성순서나 상기 각 유전막을 구성하는 물질을 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, it will be apparent to those skilled in the art that the present invention may be practiced by modifying the above-described formation order of the first and second dielectric films or materials forming the respective dielectric films. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
본 발명의 커패시터는 상, 하부 전극 사이에 상보성이 있는 서로 다른 타입의 유전막, 예컨대 PF타입 및 FN타입의 유전막으로 구성된 다중 유전막이 구비되어 있다. 따라서, 전체적인 유전막은 상호 보완적인 전기적 특성을 보여 상기 각 타입의 유전막이 단독으로 사용될 때 보다 커패시터의 유전막 특성이 개선되며 커패시터가 요구하는 누설전류 및 브레이크 다운 전압 특성을 만족하는 조건하에서 가장 큰 정전용량을 나타낸다. The capacitor of the present invention is provided with multiple dielectric films composed of different types of dielectric films having complementarity between the upper and lower electrodes, for example, PF and FN type dielectric films. Thus, the overall dielectric film exhibits complementary electrical properties, which results in an improvement in the dielectric film characteristics of the capacitor than when each type of dielectric film is used alone, and has the largest capacitance under conditions that satisfy the leakage current and breakdown voltage characteristics required by the capacitor. Indicates.
도 1은 본 발명의 실시예에 의한 반도체 장치의 커패시터의 단면도이다.1 is a cross-sectional view of a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2 내지 도 5는 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.2 to 5 are diagrams showing step by step of a capacitor and a method of manufacturing the semiconductor device according to an embodiment of the present invention.
도 6의 (A)도 및 (B)도와 (C)도는 종래 기술 및 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법에 따라 형성된 커패시터의 전류(I)-전압(V) 특성을 나타낸 그래프도이다.6A, 6B, and 6C are graphs showing current (I) -voltage (V) characteristics of a capacitor formed according to a conventional method and a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention. It is also.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판. 42:층간절연막.40: substrate. 42: interlayer insulating film.
44:콘택홀. 46:제1 도전층 패턴.44: Contact hole. 46: first conductive layer pattern.
48, 50:제1 및 제2 유전막. 52:제2 도전층48, 50: First and second dielectric film. 52: second conductive layer
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