KR100509821B1 - Method for manufacturing a shallow trench isolation layer - Google Patents
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Abstract
본 발명은 셀로우 트렌치 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 하드 마스크막을 형성하고 그 위에 제 1폭이 정의된 제 1모트 패턴을 형성하고, 제 1모트 패턴을 이용한 식각 공정으로 하드 마스크막을 패터닝하고 그 아래 반도체 기판을 설정된 셀로우 트렌치내에서 일정 깊이로 식각한 후에 제 1모트 패턴을 제거하고, 결과물에서 하드 마스크막 패턴의 상부 측면을 감싸도록 제 2폭이 정의된 제 2모트 패턴을 형성하고, 제 2모트 패턴을 이용한 식각 공정으로 반도체 기판을 설정된 셀로우 트렌치의 깊이로 식각하여 단차가 있는 셀로우 트렌치를 형성한 후에 제 2모트 패턴을 제거한다. 그러므로 본 발명은 단차가 있는 셀로우 트렌치와 트렌치 모서리와 트렌치 입구인 하드 마스크막 모서리에 의해 갭필 특성이 우수해져 소자분리막의 보이드 생성을 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a shallow trench isolation layer, and in particular, a hard mask layer is formed on a semiconductor substrate, and a first mott pattern having a first width is formed thereon, and the etching process using the first mort pattern is performed. A second width defined to pattern the hard mask film and to etch the semiconductor substrate beneath it to a predetermined depth in a set shallow trench, to remove the first mott pattern, and to wrap the upper side of the hard mask film pattern in the resulting After forming the mort pattern and etching the semiconductor substrate to a set depth of the trench trench by an etching process using the second mort pattern, the second mort pattern is removed after forming the stepped trench trench. Therefore, in the present invention, the gap fill characteristics are excellent due to the stepped narrow trench, the trench edge, and the hard mask layer edge of the trench inlet, thereby preventing void formation of the device isolation layer.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor, and more particularly, to a method of manufacturing a shallow trench isolation (STI) film for isolation between devices in a highly integrated semiconductor device.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.As the development of semiconductor device manufacturing technology and its application field are expanding, research and development on the increase in the degree of integration of semiconductor devices has been rapidly developed. As the degree of integration of semiconductor devices increases, studies on the miniaturization of semiconductor devices based on microprocessing technology have been conducted. In the technology of miniaturization of semiconductor devices, in order to integrate devices, a technology of reducing a device isolation film that separates devices has emerged as one of the important items.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.Conventional device isolation technology is a LOCOS (LOCal Oxidation of Silicon) technology that selectively grows a thick oxide film on the semiconductor substrate to form a device isolation film, which is an oxide film is formed in a portion that does not want side diffusion of the device isolation film There was a limit to reducing the width of the device isolation film. Therefore, a new device isolation technology is needed because the LOCOS technology cannot be applied to a semiconductor device whose device design dimension is reduced to submicron or less.
이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.The emergence of shallow trench isolation (STI) technology allows for the reduction of device isolation regions compared to LOCOS by forming shallow trenches in the semiconductor substrate by etching and filling insulating materials in the shallow trenches.
도 1a 내지 도 1h는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.1A to 1H are flowcharts illustrating a method of manufacturing a shallow trench isolation layer according to the prior art. Referring to these drawings, the conventional trench trench isolation layer manufacturing process is as follows.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å정도 증착한다.As shown in FIGS. 1A and 1B, a pad oxide film (SiO 2) 12 serving as a buffer to a silicon substrate as a semiconductor substrate 10 is grown by thermal oxidation to 100 to 200 microseconds and a hard mask thereon. As the (hard mask) film 14, a silicon nitride film (Si3N4) is deposited at about 1500 to 2000 microseconds.
그리고 도 1c에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.As shown in FIG. 1C, a moat pattern 16 defining an active region and a shallow trench isolation region of the semiconductor device is formed on the hard mask layer 14. At this time, the mort pattern 16 is manufactured by applying a photoresist and exposing and developing the photoresist using a mask pattern of a shallow trench isolation layer (STI).
그 다음 도 1d에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다.Next, as shown in FIG. 1D, the hard mask layer 14 and the pad oxide layer 12 stacked by the dry etch process using the mort pattern 16 are patterned.
그런 다음 도 1e에 도시된 바와 같이, 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.Then, as shown in FIG. 1E, the semiconductor substrate 10 is etched to a predetermined depth, for example, 3000 to 5000 microns, to form a shallow trench 18 in which a subsequent trench trench isolation layer is to be fabricated. Remove it.
계속해서 도 1f에 도시된 바와 같이, 상기 결과물의 셀로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너 절연막(20)으로서 실리콘 산화막을 얇게 형성한다.Subsequently, as shown in FIG. 1F, a thin silicon oxide film is formed as a liner insulating film 20 on the inner side of the cell trench 18 and the side surfaces of the pad oxide film 12 and the hard mask film 14.
그런 다음 도 1g에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(22)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.Then, as illustrated in FIG. 1G, a silicon oxide film (SiO 2) or TEOS (tetraetylorthosilicate) is deposited as a gap-fill insulating film 22 to fill the trench trench.
그리고 도 1h에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(22) 및 라이너 절연막(20)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다. 그리고나서 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.As shown in FIG. 1H, the gap fill insulating film 22 and the liner insulating film 20 are etched by chemical mechanical polishing (CMP) until the hard mask film 14 is exposed to planarize the surface thereof. Then, the hard mask layer 14 is removed using a phosphoric acid solution and the like, and the pad oxide layer 12 is removed by a cleaning process to complete the shallow trench isolation layer 20a according to the related art.
그런데, 반도체 소자의 고집적화에 따라 셀로우 트렌치 소자분리막의 트렌치 선폭이 축소될 경우 결국 트렌치의 애스팩트 비율(aspect ratio)이 커져 트렌치 입구쪽에 갭필(gap-fill)되는 소자분리막(20a)이 두껍게 증착하게 되면서 도 1g 및 도 1h와 같이 보이드(void)(24)가 발생하게 된다. 이러한 소자분리막(20a)의 보이드(24)는 이후 게이트 전극 제조 공정시 도전체로 채워진 폴리 스트링거(poly stringer)를 만들어 결국 반도체 소자의 신뢰성 및 수율을 저하시킨다.However, when the trench line width of the shallow trench isolation layer is reduced due to the high integration of semiconductor devices, the aspect ratio of the trench increases, resulting in a thick deposition of the device isolation layer 20a having a gap-fill gap at the inlet of the trench. The voids 24 are generated as shown in FIGS. 1G and 1H. The voids 24 of the device isolation layer 20a form a poly stringer filled with a conductor during the gate electrode manufacturing process, thereby lowering the reliability and yield of the semiconductor device.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치 식각 공정시 서로 다른 폭으로 정의된 두 개의 모트 패턴을 사용함으로써 단차를 갖는 셀로우 트렌치에 의해 갭필 특성이 양호해져 소자분리막의 보이드를 미연에 방지할 수 있는 셀로우 트렌치 소자분리막의 제조 방법을 제공하는데 있다.An object of the present invention is to improve the gap fill characteristics by the shallow trench having a step difference by using two mort patterns defined with different widths during the shallow trench etching process in order to solve the problems of the prior art as described above. The present invention provides a method for manufacturing a shallow trench isolation film that can prevent voids in advance.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 하드 마스크막을 형성하고 그 위에 제 1폭이 정의된 제 1모트 패턴을 형성하는 단계와, 제 1모트 패턴을 이용한 식각 공정으로 하드 마스크막을 패터닝하고 그 아래 반도체 기판을 설정된 셀로우 트렌치내에서 일정 깊이로 식각한 후에 제 1모트 패턴을 제거하는 단계와, 결과물에서 하드 마스크막 패턴의 상부 측면을 감싸도록 제 2폭이 정의된 제 2모트 패턴을 형성하는 단계와, 제 2모트 패턴을 이용한 식각 공정으로 반도체 기판을 설정된 셀로우 트렌치의 깊이로 식각하여 단차가 있는 셀로우 트렌치를 형성한 후에 제 2모트 패턴을 제거하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a shallow trench device isolation film for semiconductor device isolation, comprising: forming a hard mask film on a semiconductor substrate and forming a first mort pattern having a first width defined thereon; Patterning the hard mask layer by an etching process using the first mort pattern and removing the first mort pattern after the semiconductor substrate is etched to a predetermined depth in the set trench trench, and removing the first mask pattern from the resultant. Forming a second mort pattern having a second width defined to cover the upper side of the trench; and etching the semiconductor substrate to a depth of the set trench trench by an etching process using the second mort pattern. And removing the second mort pattern after forming.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 본 실시예의 셀로우 트렌치 소자분리막의 제조 공정은 다음과 같다.2A through 2J are flowcharts illustrating a method of manufacturing a shallow trench isolation layer, according to an exemplary embodiment. Referring to these figures, the manufacturing process of the cell trench trench isolation film of this embodiment is as follows.
도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(104)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å정도 증착한다.As shown in FIGS. 2A and 2B, a pad oxide film (SiO 2) 102 serving as a buffer on a silicon substrate as a semiconductor substrate 100 is grown to 100 to 200 microseconds by a thermal oxidation process, and a hard mask is formed thereon. As the film 104, a silicon nitride film (Si3N4) is deposited at about 1500 kPa to about 2000 kPa.
그리고 도 2c에 도시된 바와 같이, 하드 마스크막(104) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 제 1폭(기설정된 셀로우 트렌치 폭, w1)을 갖는 제 1모트 패턴(106)을 형성한다. 이때 제 1모트 패턴(106)은 포토레지스트를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.As shown in FIG. 2C, a first mot having a first width (a predetermined cell trench width, w1) defining an active region and a shallow trench isolation region of the semiconductor device on the hard mask layer 104. Pattern 106 is formed. In this case, the first mort pattern 106 is manufactured by applying photoresist and exposing and developing the photoresist using a mask pattern of a shallow trench isolation layer (STI).
그 다음 도 2d에 도시된 바와 같이, 제 1모트 패턴을 이용한 건식 식각공정으로 적층된 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다. 그리고 반도체 기판(10)을 설정된 셀로우 트렌치 깊이(예컨대 3000Å∼5000Å, 도 2f의 h2임)의 1/2∼2/3 범위인 1500Å∼3000Å로 식각하여 홈(108)(h1)을 형성하여 이후 셀로우 트렌치 소자 분리막이 제조될 트렌치 폭을 확보한 후에, 제 1모트 패턴을 제거한다. Next, as shown in FIG. 2D, the hard mask layer 104 and the pad oxide layer 102 stacked by the dry etching process using the first mort pattern are patterned. The semiconductor substrate 10 is then etched to 1500 to 3000 microseconds in a range of 1/2 to 2/3 of the set shallow trench depth (for example, 3000 micrometers to 5000 microns, h2 in FIG. 2f) to form grooves 108 (h1). Thereafter, the first trench pattern is removed after securing a trench width in which the shallow trench device isolation layer is to be manufactured.
그런 다음 도 2e에 도시된 바와 같이, 상기 결과물에서 하드 마스크막(104) 상측면 및 패드 산화막(102) 측면을 감싸면서 상기 홈 측면에 오버랩된 제 1폭보다 좁은 제 2폭(w2)을 갖는 제 2모트 패턴(110)을 형성한다. 이때도 제 2모트 패턴(110)은 포토레지스트를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.Then, as shown in FIG. 2E, the resultant has a second width w2 that is narrower than the first width overlapping the groove side while surrounding the upper surface of the hard mask layer 104 and the pad oxide layer 102. The second mort pattern 110 is formed. In this case, the second mort pattern 110 is manufactured by applying a photoresist and exposing and developing the photoresist using a mask pattern of a shallow trench isolation layer (STI).
이어서 도 2f에 도시된 바와 같이, 제 2모트 패턴을 이용한 건식 식각공정으로 반도체 기판(100)을 설정된 셀로우 트렌치의 깊이(예컨대 3000Å∼5000Å, h2)까지 식각하여 단차가 있는 셀로우 트렌치(112)를 형성한 후에 제 2모트 패턴을 제거한다. Subsequently, as shown in FIG. 2F, the semiconductor trench 100 is etched to a set depth of the trench trench (for example, 3000 Å to 5000 Å, h2) by a dry etching process using the second mort pattern to form a stepped trench trench 112. ), The second mort pattern is removed.
그런 다음 도 2g에 도시된 바와 같이, 단차가 있는 셀로우 트렌치(112)에 스퍼터(sputtering) 건식 식각 공정을 진행하여 하드 마스크막(104)의 모서리(114)와 셀로우 트렌치(112)의 단차 모서리(114)를 라운딩하게 한다. 이러한 단차가 있는 셀로우 기판(112)의 모서리를 라운딩하게 하는 이유는 이후 트렌치의 갭필 공정시 절연막의 갭필 특성을 향상시키기 위함이다.Then, as illustrated in FIG. 2G, a sputtering dry etching process is performed on the stepped shallow trench 112 to form a step between the edge 114 of the hard mask layer 104 and the shallow trench 112. Round edge 114. The reason for rounding the corners of the stepped cell substrate 112 is to improve the gap fill characteristics of the insulating layer during the gap fill process of the trench.
계속해서 도 2h에 도시된 바와 같이, 상기 결과물의 셀로우 트렌치 내측면과 패드 산화막(102) 및 하드 마스크막(104)의 측면에 라이너 절연막(116)으로서 실리콘 산화막(SiO2)을 얇게 형성한다.Subsequently, as shown in FIG. 2H, a thin silicon oxide film (SiO 2) is formed as a liner insulating film 116 on the inner side of the cell trench and the side surfaces of the pad oxide film 102 and the hard mask film 104.
그런 다음 도 2i에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(118)으로서 실리콘 산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다. 이때 갭필 절연막(118)의 증착 공정시 본 발명의 단차가 있는 셀로우 트렌치(112)와 라운딩해진 모서리(114)에 의해 절연막의 갭필 특성이 우수해져 갭필 공정시 갭필 절연막(118)에 발생하는 보이드의 생성을 미연에 방지한다. Then, as shown in FIG. 2I, a silicon oxide film (SiO2) or TEOS (tetraetylorthosilicate) is deposited as a gap-fill insulating film 118 so that the shallow trench is filled. In this case, the gap fill characteristics of the insulating film are excellent due to the stepped cell trench 112 and the rounded corners 114 of the present invention during the deposition process of the gap fill insulating film 118, and thus the voids generated in the gap fill insulating film 118 during the gap fill process are performed. Prevents the formation of
그리고 도 2j에 도시된 바와 같이, 하드 마스크막(104)이 드러날 때까지 갭필 절연막(118) 및 라이너 절연막(116)을 화학적기계적연마(CMP) 공정으로 식각하여 그 표면을 평탄화한다. 그리고나서 인산 용액 등으로 하드 마스크막(104)을 제거하고 세정 공정으로 패드 산화막(102)을 제거함으로써 본 발명에 따른 셀로우 트렌치 소자분리막(118a)을 완성한다.As shown in FIG. 2J, the gap fill insulating film 118 and the liner insulating film 116 are etched by a chemical mechanical polishing (CMP) process until the hard mask film 104 is exposed to planarize the surface thereof. Then, the trench trench isolation film 118a according to the present invention is completed by removing the hard mask film 104 with a phosphoric acid solution or the like and removing the pad oxide film 102 by a cleaning process.
이상 설명한 바와 같이, 본 발명은 셀로우 트렌치 식각 공정시 서로 다른 폭으로 정의된 두 개의 모트 패턴을 사용한 식각 공정으로 단차를 갖는 셀로우 트렌치를 형성하고 스퍼터 건식 식각 공정으로 트렌치 모서리 및 하드 마스크막 모서리를 라운딩하게 한다.As described above, the present invention is an etching process using two mort patterns defined with different widths in the shallow trench etching process to form a shallow trench having a step difference, and a trench edge and a hard mask layer edge using a sputter dry etching process. Let round.
따라서 본 발명은 반도체 소자의 고집적화에 따라 셀로우 트렌치의 선폭이 줄어 트렌치의 애스팩트 비율이 높아지더라도 단차가 있는 셀로우 트렌치와 트렌치 모서리와 트렌치 입구인 하드 마스크막 모서리에 의해 갭필 특성이 우수해져 소자분리막의 보이드 생성을 방지할 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.Therefore, according to the present invention, the gap fill characteristics are excellent due to the stepped shallow trench and the trench edge and the hard mask layer edge of the trench inlet, even though the line trench width is reduced and the aspect ratio of the trench is increased according to the high integration of the semiconductor device. Void generation of the separator can be prevented, thereby improving reliability and yield of the semiconductor device.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1a 내지 도 1h는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도,1A to 1H are flowcharts illustrating a method of manufacturing a shallow trench isolation layer according to the prior art;
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도.2A to 2J are process flowcharts illustrating a method of manufacturing a shallow trench isolation layer according to an embodiment of the present invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0072879A KR100509821B1 (en) | 2003-10-20 | 2003-10-20 | Method for manufacturing a shallow trench isolation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0072879A KR100509821B1 (en) | 2003-10-20 | 2003-10-20 | Method for manufacturing a shallow trench isolation layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050037652A KR20050037652A (en) | 2005-04-25 |
| KR100509821B1 true KR100509821B1 (en) | 2005-08-24 |
Family
ID=37240279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0072879A KR100509821B1 (en) | 2003-10-20 | 2003-10-20 | Method for manufacturing a shallow trench isolation layer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100509821B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104103592A (en) * | 2013-04-02 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | Manufacturing method for flash memory |
-
2003
- 2003-10-20 KR KR10-2003-0072879A patent/KR100509821B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050037652A (en) | 2005-04-25 |
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| A201 | Request for examination | ||
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