KR100588648B1 - Method for fabricating sti of semiconductor device - Google Patents

Method for fabricating sti of semiconductor device Download PDF

Info

Publication number
KR100588648B1
KR100588648B1 KR1020030099172A KR20030099172A KR100588648B1 KR 100588648 B1 KR100588648 B1 KR 100588648B1 KR 1020030099172 A KR1020030099172 A KR 1020030099172A KR 20030099172 A KR20030099172 A KR 20030099172A KR 100588648 B1 KR100588648 B1 KR 100588648B1
Authority
KR
South Korea
Prior art keywords
trench
hard mask
channel stop
film
ion implantation
Prior art date
Application number
KR1020030099172A
Other languages
Korean (ko)
Other versions
KR20050068117A (en
Inventor
정형균
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030099172A priority Critical patent/KR100588648B1/en
Publication of KR20050068117A publication Critical patent/KR20050068117A/en
Application granted granted Critical
Publication of KR100588648B1 publication Critical patent/KR100588648B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

본 발명은 반도체 제조 방법에 관한 것으로, 낮은 이온 주입 에너지로 채널 스탑 영역을 형성할 수 있고 이때의 이온 주입 깊이를 쉽게 조절할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 이를 위하여 본 발명은, 반도체 기판 상부에 패드 산화막 및 하드 마스크막을 형성하는 단계와, 하드 마스크막 패턴에 의해 드러난 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와, 셀로우 트렌치가 형성된 반도체 기판에 채널 스탑 이온 주입을 실시하여 셀로우 트렌치 바닥 아래에 채널 스탑 영역을 형성하는 단계와, 셀로우 트렌치에 절연막을 갭필하고 이를 평탄화하는 단계와, 하드 마스크막 및 패드 산화막을 제거하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor, and more particularly, to a method for manufacturing a semiconductor device capable of forming a channel stop region with low ion implantation energy and easily adjusting the ion implantation depth at this time. To this end, the present invention comprises the steps of forming a pad oxide film and a hard mask film on the semiconductor substrate, etching the semiconductor substrate exposed by the hard mask film pattern to a predetermined depth to form a shallow trench, and formed a trench trench Performing channel stop ion implantation into the semiconductor substrate to form a channel stop region under the bottom of the shallow trench, gapfilling and planarizing the insulating film in the shallow trench, and removing the hard mask film and the pad oxide film. Include.

이와 같이, 본 발명은 셀로우 트렌치를 형성하고, 채널 스탑 영역의 이온 주입 공정을 실시한 후에 갭필 공정을 진행함으로써 낮은 이온 주입 에너지로 채널 스탑 영역을 형성할 수 있어 이때의 이온 주입 깊이를 쉽게 조절할 수 있는 효과가 있다.As described above, the present invention can form the channel trench region with low ion implantation energy by forming a shallow trench, performing a gap fill process after performing an ion implantation process of the channel stop region, and thus easily adjusting the ion implantation depth at this time. It has an effect.

STI, 채널 스탑 영역STI, Channel Stop Area

Description

반도체 소자의 소자분리막 제조 방법{METHOD FOR FABRICATING STI OF SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING STI OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이고.1A to 1H are flowcharts illustrating a process of manufacturing a trench trench isolation layer of a semiconductor device according to the related art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이다.2A to 2H are flowcharts illustrating a process of manufacturing a trench trench isolation layer of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셀로우 트렌치 소자분리(STI : Shallow Trench Isolation)막 및 채널 스탑 영역을 동시에 형성할 수 있는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, a semiconductor device capable of simultaneously forming a shallow trench isolation (STI) film and a channel stop region of a semiconductor device for isolation between devices in a highly integrated semiconductor device. It relates to a device isolation film manufacturing method of

현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.As the development of semiconductor device manufacturing technology and its application field are expanding, research and development on the increase in the degree of integration of semiconductor devices has been rapidly developed. As the degree of integration of semiconductor devices increases, studies on the miniaturization of semiconductor devices based on microprocessing technology have been conducted. In the technology of miniaturization of semiconductor devices, in order to integrate devices, a technology of reducing a device isolation film that separates devices has emerged as one of the important items.

종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.Conventional device isolation technology is a LOCOS (LOCal Oxidation of Silicon) technology that selectively grows a thick oxide film on the semiconductor substrate to form a device isolation film, which is an oxide film is formed in a portion that does not want side diffusion of the device isolation film There was a limit to reducing the width of the device isolation film. Therefore, a new device isolation technology is needed because the LOCOS technology cannot be applied to a semiconductor device whose device design dimension is reduced to submicron or less.

이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.The emergence of shallow trench isolation (STI) technology allows for the reduction of device isolation regions compared to LOCOS by forming shallow trenches in the semiconductor substrate by etching and filling insulating materials in the shallow trenches.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 및 채널 스탑 영역의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 및 채널 스탑 영역의 제조 공정은 다음과 같다.1A to 1D are process flowcharts illustrating a process of manufacturing a shallow trench isolation layer and a channel stop region of a semiconductor device according to the related art. Referring to these drawings, the manufacturing process of the conventional trench trench isolation layer and the channel stop region is as follows.

도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.As shown in FIG. 1A, a pad oxide film (SiO 2) 12, which serves as a buffer on a silicon substrate as a semiconductor substrate 10, is grown at 100 μs to 200 μs by a thermal oxidation process, and a hard mask is disposed thereon. As the film 14, a silicon nitride film (Si3N4) is deposited at about 1000 kPa to 2000 kPa.

그리고 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(미도시됨)을 형성한다. 이때 모트 패턴은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.A moat pattern (not shown) defining an active region of the semiconductor device and a shallow trench isolation region is formed on the hard mask layer 14. At this time, the mort pattern is manufactured by applying a photoresist and exposing and developing the photoresist using a mask pattern of a shallow trench isolation layer (STI).

그 다음 모트 패턴을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다.Next, the hard mask layer 14 and the pad oxide layer 12 that are stacked by a dry etching process using a mort pattern are patterned.

그런 다음 하드 마스크막(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(16)를 형성한 후에 모트 패턴을 제거한다.Thereafter, the semiconductor substrate 10 exposed by the pattern of the hard mask film 14 and the pad oxide film 12 is dry etched to a predetermined depth, for example, 3000 Å to 5000 Å, to thereby produce a shallow trench 16 in which a shallow trench element isolation film is to be manufactured. After forming), the moat pattern is removed.

그리고 도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(16) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성할 수 있다.Although not shown in the drawing, a thin silicon oxide film (SiO2) may be formed as a linear insulating film on the inner side of the cell trench 16 and the side surfaces of the pad oxide film 12 and the hard mask film 14. Can be.

그런 다음 도 1b에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(18)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한 후에 하드 마스크막(14)이 드러날 때까지 갭필 절연막(18) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다.Then, as shown in FIG. 1B, when the hard mask film 14 is exposed after depositing a silicon oxide film (SiO 2) or TEOS (tetraetylorthosilicate) as a gap-fill insulating film 18 so that the shallow trench is buried. Until then, the gap fill insulating film 18 and the liner insulating film are etched by chemical mechanical polishing (CMP) to planarize the surface thereof.

이후 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 도 1c와 같이 종래 기술에 의한 반도체 기판(10)에 셀로우 트렌치 소자분리막(18)을 완성한다.Thereafter, the hard mask layer 14 is removed using a phosphoric acid solution, and the pad oxide layer 12 is removed by a cleaning process, thereby completing the trench trench isolation layer 18 on the semiconductor substrate 10 according to the related art as shown in FIG. 1C. .

그리고나서 도 1d에 도시된 바와 같이, 셀로우 트렌치 소자분리막(18)이 있는 반도체 기판(10)에 채널 스탑 이온 주입 공정을 실시하여 상기 소자분리막(18) 아래에 채널 스탑 영역(20)을 형성한다. 이때 NMOS 트랜지스터의 경우 채널 스탑 이온으로서 p형 도펀트, 예컨대 붕소(B) 이온을 이온 주입한다. Then, as illustrated in FIG. 1D, a channel stop ion implantation process is performed on the semiconductor substrate 10 having the shallow trench isolation layer 18 to form a channel stop region 20 under the isolation layer 18. do. At this time, in the case of the NMOS transistor, a p-type dopant such as boron (B) ions are implanted as channel stop ions.

한편 종래 기술의 반도체 소자 제조 공정에 있어서, 채널 스탑 영역(20)은 셀로우 트렌치 소자분리막(18)이 있는 반도체 기판(10)에 형성된다. 이 때문에 높은 이온 주입 에너지를 이용하여 이온 주입 공정을 실시해야만 하는 점과 그 이온 주입 깊이를 조절하는데 어려움이 있었다. On the other hand, in the semiconductor device fabrication process of the prior art, the channel stop region 20 is formed on the semiconductor substrate 10 having the shallow trench isolation layer 18. For this reason, the ion implantation process must be performed using high ion implantation energy and there is a difficulty in controlling the ion implantation depth.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치를 형성하고, 채널 스탑 영역의 이온 주입 공정을 실시한 후에 갭필 공정을 진행함으로써 낮은 이온 주입 에너지로 채널 스탑 영역을 형성할 수 있어 이때의 이온 주입 깊이를 쉽게 조절할 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to form a channel trench region with low ion implantation energy by forming a shallow trench and performing a gap fill process after performing an ion implantation process of the channel stop region to solve the problems of the prior art. The present invention provides a device isolation film manufacturing method of a semiconductor device that can easily adjust the ion implantation depth at this time.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막 및 채널 스탑 영역을 제조하는 방법에 있어서, 상기 반도체 기판 상부에 패드 산화막 및 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞춰서 상기 하드 마스크막 및 패드 산화막을 식각한 후 상기 포토레지스트 패턴을 제거하는 단계와, 상기 식각된 하드 마스크막과 패드 산화막에 드러난 상기 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와, 상기 셀로우 트렌치가 형성된 반도체 기판에 채널 스탑 이온 주입을 실시하여 상기 셀로우 트렌치 하면의 상기 반도체 기판 내에 채널 스탑 영역을 형성하는 단계와, 상기 셀로우 트렌치에 절연막을 갭필하고 이를 평탄화하는 단계와, 상기 하드 마스크막 및 패드 산화막을 제거하여 소자분리막을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a shallow trench isolation layer and a channel stop region for semiconductor device isolation, the method including forming a pad oxide layer and a hard mask layer on the semiconductor substrate, and the hard mask. Forming a photoresist pattern on the film, etching the hard mask film and the pad oxide film in accordance with the photoresist pattern, and removing the photoresist pattern; and exposing the etched hard mask film and the pad oxide film. Forming a trench trench by etching the semiconductor substrate to a set depth; and performing channel stop ion implantation into the semiconductor substrate on which the trench trench is formed to form a channel stop region in the semiconductor substrate under the shallow trench. And gap-filling an insulating film in the shallow trench. And planarizing it, removing the hard mask layer and the pad oxide film and forming a device isolation film.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자 분리막 및 채널 스탑 영역의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 실시예의 셀로우 트렌치 소자분리막 및 채널 스탑 영역의 제조 공정은 다음과 같다.2A through 2E are process flowcharts illustrating a process of manufacturing a shallow trench isolation layer and a channel stop region of a semiconductor device according to the present invention. Referring to these figures, the manufacturing process of the cell trench trench isolation layer and the channel stop region of the present embodiment is as follows.

도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크막(104)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.As shown in FIG. 2A, a pad oxide film (SiO 2) 102 serving as a buffer on a silicon substrate as a semiconductor substrate 100 is grown to 100 to 200 microseconds by a thermal oxidation process, and a silicon nitride film as a hard mask film 104 thereon. (Si 3 N 4) is deposited at about 1000 kPa to 2000 kPa.

그리고 하드 마스크막(104) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(미도시됨)을 형성한다. 이때 모트 패턴은 포토레지스트를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.A moat pattern (not shown) defining an active region and a shallow trench isolation region of the semiconductor device is formed on the hard mask layer 104. At this time, the mort pattern is manufactured by applying a photoresist and exposing and developing the photoresist using a mask pattern of a shallow trench isolation layer (STI).

그 다음 모트 패턴을 이용한 건식 식각 공정으로 적층된 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다.Next, the hard mask film 104 and the pad oxide film 102 stacked in a dry etching process using a mort pattern are patterned.

그런 다음 도 2b에 도시된 바와 같이, 하드 마스크막(104) 및 패드 산화막(102)의 패턴에 의해 드러난 반도체 기판(100)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(106)를 형성한 후에 모트 패턴을 제거한다.Then, as shown in FIG. 2B, the semiconductor substrate 100 exposed by the pattern of the hard mask film 104 and the pad oxide film 102 is dry-etched to a predetermined depth, for example, 3000 to 5000 microns, and then the cell trench trench isolation layer. After forming the trench trench 106 to be manufactured, the moat pattern is removed.

계속해서 도 2c에 도시된 바와 같이, 셀로우 트렌치(106)가 형성된 반도체 기판(100)에 채널 스탑 이온 주입 공정을 실시하여 상기 셀로우 트렌치(106) 바닥 아래에 채널 스탑 영역(108)을 형성한다. 이때 NMOS 트랜지스터의 경우 채널 스탑 이온으로서 p형 도펀트, 예컨대 붕소(B) 이온을 이온 주입한다. Subsequently, as shown in FIG. 2C, a channel stop ion implantation process is performed on the semiconductor substrate 100 on which the shallow trench 106 is formed to form a channel stop region 108 under the bottom of the shallow trench 106. do. At this time, in the case of the NMOS transistor, a p-type dopant such as boron (B) ions are implanted as channel stop ions.

그리고 도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(106) 내측면과 패드 산화막(102) 및 하드 마스크막(104)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성할 수 있다.Although not shown in the drawings, a thin silicon oxide film (SiO 2) may be formed as a linear insulating film on the inner side of the cell trench 106 and the side surfaces of the pad oxide film 102 and the hard mask film 104. Can be.

그런 다음 도 2d에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(110)으로서 실리콘산화막(SiO2) 또는 TEOS를 증착한 후에 하드 마스크막(104)이 드러날 때까지 갭필 절연막(110) 및 라이너 절연막을 화학적기계적연마(CMP)로 식각하여 그 표면을 평탄화한다.Then, as shown in FIG. 2D, after depositing a silicon oxide film (SiO 2) or TEOS as a gap-fill insulating film 110 so that the shallow trench is filled, the gap-fill insulating film until the hard mask film 104 is exposed. The 110 and the liner insulating film are etched by chemical mechanical polishing (CMP) to planarize the surface thereof.

이후 도 2e에 도시된 바와 같이, 인산 용액 등으로 하드 마스크막(104)을 제거하고 세정 공정으로 패드 산화막(102)을 제거함으로써 반도체 기판(100)에 셀로우 트렌치 소자분리막(110) 및 채널 스탑 영역(108)을 완성한다.Thereafter, as shown in FIG. 2E, the trench trench isolation layer 110 and the channel stop of the semiconductor substrate 100 are removed by removing the hard mask film 104 with a phosphoric acid solution and the like, and removing the pad oxide film 102 by a cleaning process. Complete the area 108.

이상 설명한 바와 같이, 본 발명은 셀로우 트렌치를 형성하고, 채널 스탑 영 역의 이온 주입 공정을 실시한 후에 갭필 공정을 진행함으로써 낮은 이온 주입 에너지로 채널 스탑 영역을 형성할 수 있어 이때의 이온 주입 깊이를 쉽게 조절할 수 있는 효과가 있다.As described above, according to the present invention, a channel stop region can be formed with low ion implantation energy by forming a shallow trench, performing a gap fill process after performing an ion implantation process in the channel stop region, thereby reducing the ion implantation depth at this time. There is an effect that can be easily adjusted.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (1)

반도체 소자 분리를 위한 셀로우 트렌치 소자분리막 및 채널 스탑 영역을 제조하는 방법에 있어서, In the method for manufacturing a shallow trench isolation layer and a channel stop region for semiconductor device isolation, 상기 반도체 기판 상부에 패드 산화막 및 하드 마스크막을 형성하는 단계와,Forming a pad oxide film and a hard mask film on the semiconductor substrate; 상기 하드 마스크막 상부에 포토레지스트 패턴을 형성하는 단계와,Forming a photoresist pattern on the hard mask layer; 상기 포토레지스트 패턴에 맞춰서 상기 하드 마스크막 및 패드 산화막을 식각한 후 상기 포토레지스트 패턴을 제거하는 단계와,Etching the hard mask layer and the pad oxide layer in accordance with the photoresist pattern and removing the photoresist pattern; 상기 식각된 하드 마스크막과 패드 산화막에 드러난 상기 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와,Forming a trench trench by etching the semiconductor substrate exposed to the etched hard mask layer and the pad oxide layer to a predetermined depth; 상기 셀로우 트렌치가 형성된 반도체 기판에 채널 스탑 이온 주입을 실시하여 상기 셀로우 트렌치 하면의 상기 반도체 기판 내에 채널 스탑 영역을 형성하는 단계와,Forming a channel stop region in the semiconductor substrate under the cell trench by implanting channel stop ions into the semiconductor substrate on which the cell trench is formed; 상기 셀로우 트렌치에 절연막을 갭필하고 이를 평탄화하는 단계와,Gap-filling and planarizing an insulating film in the cell trench; 상기 하드 마스크막 및 패드 산화막을 제거하여 소자분리막을 형성하는 단계Forming an isolation layer by removing the hard mask layer and the pad oxide layer 를 포함하는 반도체 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a semiconductor device comprising a.
KR1020030099172A 2003-12-29 2003-12-29 Method for fabricating sti of semiconductor device KR100588648B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030099172A KR100588648B1 (en) 2003-12-29 2003-12-29 Method for fabricating sti of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099172A KR100588648B1 (en) 2003-12-29 2003-12-29 Method for fabricating sti of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050068117A KR20050068117A (en) 2005-07-05
KR100588648B1 true KR100588648B1 (en) 2006-06-12

Family

ID=37258718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099172A KR100588648B1 (en) 2003-12-29 2003-12-29 Method for fabricating sti of semiconductor device

Country Status (1)

Country Link
KR (1) KR100588648B1 (en)

Also Published As

Publication number Publication date
KR20050068117A (en) 2005-07-05

Similar Documents

Publication Publication Date Title
US6228727B1 (en) Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
KR100238244B1 (en) Method of trench isolation
WO1997041596A1 (en) Nitrogenated trench liner for improved shallow trench isolation
US20070128776A1 (en) Isolated fully depleted silicon-on-insulator regions by selective etch
US6127244A (en) Method of manufacturing semiconductor device
US20020053714A1 (en) Process using poly-buffered STI
US5780325A (en) Methods of making isolations including doped edge layer, for semiconductor-on-insulator substrates
US6674134B2 (en) Structure and method for dual gate oxidation for CMOS technology
TW200529317A (en) Semiconductor device with trench isolation structure and method for fabricating the same
US6075258A (en) Elevated transistor fabrication technique
US7067387B2 (en) Method of manufacturing dielectric isolated silicon structure
EP0954022B1 (en) Method for providing shallow trench isolation of transistors
KR100677998B1 (en) Method for manufacturing shallow trench isolation layer of the semiconductor device
KR20010024284A (en) Method for making a groove structure with a silicium substrate
US6103581A (en) Method for producing shallow trench isolation structure
KR100588648B1 (en) Method for fabricating sti of semiconductor device
KR20010107707A (en) Method for manufacturing semiconductor device having a sti structure
US20090170276A1 (en) Method of Forming Trench of Semiconductor Device
KR100596876B1 (en) Method for forming device isolation film of semiconductor device
KR100509821B1 (en) Method for manufacturing a shallow trench isolation layer
KR100675878B1 (en) Method for forming an isolation layer of semiconductor device provide with a ion implantation process of threshold voltage controlling and filed stop
KR100826790B1 (en) Method for fabricating trench of semiconductor device
KR100501549B1 (en) Method for manufacturing a shallow trench isolation layer of semiconductor device
KR950005273B1 (en) Manufacturing method of semiconductor device
KR100559553B1 (en) Method for manufacturing shallow trench isolation layer of the semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee