KR100508023B1 - LED type polycrystalline silicon thin film transistor and manufacturing method thereof - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229920006254 polymer film Polymers 0.000 claims abstract description 33
- 150000002500 ions Chemical class 0.000 claims abstract description 28
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 21
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 239000003795 chemical substances by application Substances 0.000 claims abstract description 4
- 239000011248 coating agent Substances 0.000 claims abstract description 3
- 238000000576 coating method Methods 0.000 claims abstract description 3
- 238000005224 laser annealing Methods 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 10
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 6
- 229920000642 polymer Polymers 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 13
- 239000002184 metal Substances 0.000 abstract description 6
- 238000001994 activation Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract 2
- 238000002425 crystallisation Methods 0.000 abstract 2
- 230000008025 crystallization Effects 0.000 abstract 2
- QVHWOZCZUNPZPW-UHFFFAOYSA-N 1,2,3,3,4,4-hexafluorocyclobutene Chemical compound FC1=C(F)C(F)(F)C1(F)F QVHWOZCZUNPZPW-UHFFFAOYSA-N 0.000 description 3
- 229920005597 polymer membrane Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001879 gelation Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
Abstract
투명한 절연 기판 위에 게이트 금속막을 증착한 후 패터닝하여 게이트 전극을 형성한다. 그 위에 게이트 절연막과 수소화된 비정질 규소층을 차례로 적층한 후, 그 위에 고분자막을 코팅한다. 이 때, 고분자막으로는 양성 감광제를 사용하고 두께는 1μm 이상이 되도록 코팅한다. 다음, 게이트 전극을 마스크로 하여 고분자막에 백 노광을 실시한 후, 패터닝하여 고분자막 패턴을 형성한다. 다음, 고분자막 패턴을 젤화하여 게이트 전극의 양쪽으로 흘러내리게 한 후, n+ 이온을 도핑한다. 이 때, 비정질 규소층을 더 덮게 되는 고분자막 패턴의 폭은 0.8μm 이하가 되도록 한다. 다음, 고분자막 패턴을 제거한 후, 레이저 어닐링을 하여 도핑된 이온의 활성화와 비정질 규소의 결정화가 동시에 진행되도록 한다. 그 위에 절연막을 적층한 후, 패터닝하여 접촉구를 형성한 후, 접촉구를 통하여 다결정 규소층과 연결되는 소스 및 드레인 전극을 형성한다.A gate metal film is deposited on the transparent insulating substrate and then patterned to form a gate electrode. The gate insulating film and the hydrogenated amorphous silicon layer are sequentially stacked thereon, and then a polymer film is coated thereon. At this time, a positive photosensitive agent is used as the polymer film and the coating is performed so that the thickness is 1 μm or more. Next, the polymer film is patterned by back exposure to the polymer film using the gate electrode as a mask, followed by patterning. Next, the polymer film pattern is gelled to flow down to both sides of the gate electrode, and then n + ions are doped. At this time, the width of the polymer film pattern which further covers the amorphous silicon layer is set to 0.8 μm or less. Next, after removing the polymer film pattern, laser annealing is performed so that activation of doped ions and crystallization of amorphous silicon proceed simultaneously. After the insulating film is stacked thereon, patterned to form contact holes, source and drain electrodes connected to the polycrystalline silicon layer are formed through the contact holes.
이와 같이, 고정밀 사진 식각 공정을 실시하지 않고도 원하는 폭의 LDD 영역을 형성할 수 있으며, LDD 영역과 n+ 도핑 영역간에 계단 접합이 형성되지 않아 누설 전류를 줄일 수 있다. 또한, 한 번의 어닐링으로 비정질 규소층의 결정화와 도핑된 이온의 활성화를 동시에 진행함으로써, 공정을 단순화시킬 수 있다. As described above, an LDD region having a desired width can be formed without performing a high precision photographic etching process, and a stepped junction is not formed between the LDD region and the n + doped region, thereby reducing leakage current. In addition, the process can be simplified by simultaneously performing crystallization of the amorphous silicon layer and activation of doped ions in one annealing.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 엘디디형 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly, to an LED-type polycrystalline silicon thin film transistor and a method for manufacturing the same.
다결정 규소 박막 트랜지스터는 채널층으로 다결정 규소를 비정질 규소 대신 사용한다. Polycrystalline silicon thin film transistors use polycrystalline silicon instead of amorphous silicon as a channel layer.
다결정 규소는 정렬된 원자 구조가 없는 비정질 규소와는 달리 결정립(grain) 내에서는 완전하게 정렬된 원자 구조를 가지므로, 비정질 규소의 이동도보다 100배 정도의 높은 이동도를 갖는다. 따라서, 다결정 규소 박막 트랜지스터 액정 표시 장치는 높은 이동도로 인해 채널의 폭(width)과 길이(length)를 감소시킬 수 있는 장점을 가지고 있으며, 특히, 구동 회로의 내장이 가능하여 소형 패키지(package)가 가능하고 공정 마진을 높일 수 있다.Unlike amorphous silicon, which does not have an aligned atomic structure, polycrystalline silicon has a fully aligned atomic structure in grains, and thus has a mobility about 100 times higher than that of amorphous silicon. Accordingly, the polysilicon thin film transistor liquid crystal display device has an advantage of reducing the width and length of the channel due to high mobility, and in particular, a small package is possible because the driving circuit can be embedded. And increase process margins.
그러나, 다결정 규소 박막 트랜지스터는 누설 전류(leakage current)가 커서, 온/오프 전류비가 낮아지는 단점이 있어, 이것을 극복하기 위하여 오프셋(offset) 또는 LDD(lightly doped drain) 구조를 적용한다.However, the polysilicon thin film transistor has a disadvantage in that the leakage current is large and the on / off current ratio is low. In order to overcome this, an offset or lightly doped drain (LDD) structure is applied.
그런데, 누설 전류가 커지는 것을 방지하기 위해 형성하는 LDD 영역의 폭은 1μm 이하여야 한다. LDD 영역의 폭이 너무 크면 반대로 온 전류(Ion)가 너무 작아지기 때문이다. However, in order to prevent the leakage current from increasing, the width of the LDD region to be formed should be 1 μm or less. If the width of the LDD region is too large, the on-current Ion becomes too small.
한편, 종래 기술에 따른 상부 게이트형 박막 트랜지스터의 제조 방법에서는 다결정 규소층과 게이트 절연막을 형성한 다음, 그 위에 게이트 전극을 형성한다. 다음, 형성한 게이트 전극을 마스크로 하여 다결정 규소층에 n- 이온을 주입한 후, 금속막을 증착하고 패터닝하여 n+ 이온을 도핑하기 위한 마스크를 형성하고 n+ 이온을 도핑한다. Meanwhile, in the method of manufacturing the upper gate thin film transistor according to the related art, a polysilicon layer and a gate insulating film are formed, and then a gate electrode is formed thereon. Next, after n-ions are implanted into the polycrystalline silicon layer using the formed gate electrode as a mask, a metal film is deposited and patterned to form a mask for doping n + ions and doped with n + ions.
그런데, 이와 같은 종래 기술에 따른 박막 트랜지스터 제조 방법에서 1μm 이하의 LDD 영역을 형성하기 위해서는, n+ 이온 도핑을 위한 마스크를 제조하는 과정에서 고정밀 사진 식각 공정을 필요로 한다. 즉, 금속막 패턴이 게이트 전극 양쪽의 게이트 절연막 부분을 1μm 이하로 덮도록 형성해야 하는 것이다. 그러나, 이와 같은 고정밀 사진 식각 공정에서 형성되는 패턴 폭의 오차는 1μm보다 크며, 이에 따라, 실제로는 LDD 영역의 폭을 1μm보다 크게 설계해야 하며, 결과적으로, LDD의 폭이 정확하게 형성하지 못하고 있다.However, in order to form an LDD region of 1 μm or less in the method of manufacturing a thin film transistor according to the related art, a high precision photographic etching process is required in the process of manufacturing a mask for n + ion doping. That is, the metal film pattern should be formed so as to cover the gate insulating film portions on both sides of the gate electrode with 1 μm or less. However, the error of the pattern width formed in such a high-precision photolithography process is larger than 1 μm. Therefore, the width of the LDD region must be designed to be larger than 1 μm. As a result, the width of the LDD is not accurately formed.
본 발명이 이루고자 하는 과제는 공정이 단순하고 용이하게 제조할 수 있는 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.SUMMARY OF THE INVENTION The problem to be solved by the present invention relates to a polycrystalline silicon thin film transistor which can be easily and easily manufactured and a method of manufacturing the same.
이러한 문제점을 해결하기 위하여 본 발명에서는 먼저, 절연 기판 위에 게이트 전극을 형성한 후, 그 위에 게이트 절연막과 수소화된 비정질 규소층을 차례로 적층한다. 다음, 그 위에 젤화가 가능한 감광성 고분자막을 코팅한 후, 패터닝하여 고분자 패턴을 형성한다. 다음, 고분자막을 가열, 젤(gel)화하여 게이트 전극의 양쪽으로 흐르도록 한 후, 고분자막을 마스크로 하여 n+ 이온을 도핑한다. 다음, 고분자막을 제거한 다음, 레이저로 어닐링을 하여 비정질 규소층을 결정화하는 동시에 도핑된 이온을 활성화시킨다. In order to solve this problem, in the present invention, first, a gate electrode is formed on an insulating substrate, and then a gate insulating film and a hydrogenated amorphous silicon layer are sequentially stacked thereon. Next, after coating a photosensitive polymer film that can be gelled thereon, by patterning to form a polymer pattern. Next, the polymer film is heated and gelled to flow to both sides of the gate electrode, and then n + ions are doped using the polymer film as a mask. Next, the polymer film is removed, followed by annealing with a laser to crystallize the amorphous silicon layer and simultaneously activate the doped ions.
고분자막으로는 양성 감광막을 사용하는 것이 바람직하며, 더욱 상세하게는 PFCB, PI, SOG 등을 사용할 수 있다. 또한, 고분자막 패터닝시에는 게이트 전극을 마스크로 하여 백 노광을 실시할 수 있다. n+ 이온으로는 포스핀(phosphine)계를 사용하는 것이 바람직하며, 고분자막 패턴이 흘러 내려 비정질 규소층을 더 덮게 되는 폭은 0.8μm 이하가 되도록 하는 것이 바람직하다. 그 밖에 그 위에 절연막을 증착한 후, 패터닝하여 다결정 규소층의 일부를 노출시키는 접촉구를 형성하고, 그 위에 금속막을 적층한 후, 패터닝하여 소스 및 드레인 전극을 형성하는 단계를 포함할 수 있다. It is preferable to use a positive photosensitive film as a polymer film, More specifically, PFCB, PI, SOG, etc. can be used. In the polymer film patterning, the back exposure can be performed using the gate electrode as a mask. It is preferable to use a phosphine type as n + ion, and it is preferable to make the width | variety which a polymer film pattern flows down and further covers an amorphous silicon layer become 0.8 micrometer or less. In addition, after depositing an insulating film thereon, patterning to form a contact hole for exposing a portion of the polysilicon layer, and depositing a metal film thereon, then patterning to form a source and drain electrode.
이와 같은 박막 트랜지스터 제조 방법에서는 고정밀 사진 식각 공정을 하지 않고 LDD 영역을 형성할 수 있으며, LDD 영역 n+ 도핑 영역 사이에 계단 접합(abrupt junction)이 형성되지 않아 누설 전류를 더욱 낮출 수 있다.In this method of manufacturing a thin film transistor, an LDD region may be formed without performing a high-precision photographic etching process, and a leakage junction may be further lowered because no interrupt junction is formed between the LDD regions n + doped regions.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 도면을 참고로 하여 본 발명의 실시예에 대하여 상세히 설명한다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
도 1은 본 발명의 실시예에 따른 하부 게이트형 다결정 규소 박막 트랜지스터를 도시한 단면도이고, 도 2a 내지 도 2g는 도 1에 도시한 다결정 규소 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.1 is a cross-sectional view illustrating a lower gate type polysilicon thin film transistor according to an exemplary embodiment of the present invention, and FIGS. 2A to 2G are cross-sectional views sequentially illustrating a method of manufacturing the polycrystalline silicon thin film transistor illustrated in FIG. 1.
먼저, 도 1을 참고로 하여 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 구조에 대하여 설명한다.First, a structure of a polysilicon thin film transistor according to an exemplary embodiment of the present invention will be described with reference to FIG. 1.
투명 절연 기판(30) 위에 게이트 전극(40)이 형성되어 있고, 그 위에 게이트 절연막(50)과 다결정 규소층(60)이 차례로 적층되어 있다. 다결정 규소층(60)은 게이트 전극(40) 상부에 위치한 채널 영역(72), 채널 영역(72)을 중심으로 양쪽에 위치하는 LDD 영역(70), LDD 영역(70) 양쪽에 위치한 n+ 도핑 영역(71)으로 이루어진다. 이 때, LDD 영역의 경계 영역에서의 이온 농도는 n+ 도핑 영역으로 갈수록 점차 증가하도록 형성되어 있다. 그 위에 n+ 도핑 영역(71)의 일부를 노출시키는 접촉구를 가지는 절연막(90)이 형성되어 있고, 그 위에 소스 및 드레인 전극(91, 92)이 형성되어 접촉구를 통하여 n+ 도핑 영역(71)과 연결되어 있다.The gate electrode 40 is formed on the transparent insulating substrate 30, and the gate insulating film 50 and the polycrystalline silicon layer 60 are laminated | stacked on it in order. The polysilicon layer 60 includes a channel region 72 positioned on the gate electrode 40, an LDD region 70 positioned on both sides of the channel region 72, and an n + doped region located on both sides of the LDD region 70. It consists of 71. At this time, the ion concentration in the boundary region of the LDD region is formed to gradually increase toward the n + doped region. An insulating film 90 having a contact hole for exposing a portion of the n + doped region 71 is formed thereon, and source and drain electrodes 91 and 92 are formed thereon, and the n + doped region 71 through the contact hole. Connected with
다음, 도 2a 내지 도 2g를 참고로 하여 위와 같은 구조의 다결정 규소 박막 트랜지스터를 제조하는 방법에 대하여 상세히 설명한다.Next, a method of manufacturing a polysilicon thin film transistor having the above structure will be described in detail with reference to FIGS. 2A to 2G.
먼저, 도 2a에 도시한 바와 같이, 투명한 절연 기판(100) 위에 게이트 금속막을 증착한 후 패터닝하여 게이트 전극(110)을 형성한다. 그 위에 도 2b에 도시한 바와 같이, SiO2를 증착하여 게이트 산화막(120)을 형성한 후 그 위에 수소화된 비정질 규소층(130)을 적층한다. 다음, 도 2c에 도시한 것처럼, 그 위에 감광성 고분자막(140)을 코팅한 후, 별도의 마스크를 사용하지 않고 게이트 전극(110)을 마스크로 하여 백 노광(150)을 실시한다.First, as shown in FIG. 2A, the gate metal layer is deposited on the transparent insulating substrate 100 and then patterned to form the gate electrode 110. As shown in FIG. 2B, SiO 2 is deposited to form a gate oxide film 120, and then a hydrogenated amorphous silicon layer 130 is laminated thereon. Next, as shown in FIG. 2C, after the photosensitive polymer film 140 is coated thereon, the back exposure 150 is performed using the gate electrode 110 as a mask without using a separate mask.
이 때, 고분자막(140)은 높은 온도에서 가열하였을 때, 젤화가 가능한 양성 감광제를 사용하며, 더욱 상세하게는, 양성 감광제인 PFCB(perfluorocyclobutene), PI(polyimide) 또는 SOG(spin on glass) 등을 사용하는 것이 바람직하다. 또한, 고분자막(140)은 후속 공정에서 비정질 규소층(130)을 덮어 LDD 영역의 폭을 결정하게 되므로 형성되는 고분자막(140)의 두께는 1μm 이상이 되도록 한다. 다음, 도 2d에 도시한 바와 같이, 고분자막(140)을 패터닝하여 감광된 부분을 제거하여 고분자막 패턴(141)을 형성한 후, 도 2e에 도시한 것처럼, 고분자막 패턴(141)을 소프트닝시키는 온도, 즉, 기판 전이 온도(glass trasition temperature) 근처에서 젤화하여 유동성이 생긴 녹은 고분자막(141)이 게이트 전극 바깥쪽으로 흘러 내리도록 한다. 이 때, 고분자막(141)이 흘러 내려 비정질 규소층(130)을 더 덮게 되는 폭은 0.8μm 이하가 되도록 한다. 다음, 고분자막(141)을 마스크로 하여 포스핀(phosphine) 계열의 n+ 이온(160)을 도핑하는데, 이 때, 고분자막(141)으로 덮여 있는 부분에서는 n+ 이온(160)이 고분자막(141)에 다량 흡수되고 하부의 비정질 규소층(130)에는 소량만 도핑됨으로써, n+ 도핑 영역(171)과 함께 n- 영역인 LDD 영역(170)이 동시에 형성된다. n+ 도핑 영역의 이온 도즈(dose)는 1015atoms/cm2, n- 도핑 영역의 이온 도즈는 1012atoms/cm2로 형성한다.In this case, the polymer film 140 uses a positive photosensitive agent capable of gelation when heated at a high temperature, and more specifically, PFCB (perfluorocyclobutene), PI (polyimide), or SOG (spin on glass), etc. It is preferable to use. In addition, since the polymer film 140 covers the amorphous silicon layer 130 in a subsequent process to determine the width of the LDD region, the polymer film 140 is formed to have a thickness of 1 μm or more. Next, as shown in FIG. 2D, the polymer film 140 is patterned to remove the photosensitive portion to form the polymer film pattern 141. Then, as shown in FIG. 2E, a temperature for softening the polymer film pattern 141, That is, the molten polymer film 141, which is fluidized by gelation near the glass trasition temperature, flows out of the gate electrode. At this time, the polymer film 141 flows down to cover the amorphous silicon layer 130 so as to have a width of 0.8 μm or less. Next, the phosphine-based n + ions 160 are doped by using the polymer membrane 141 as a mask. At this time, in the portion covered with the polymer membrane 141, the n + ions 160 are large in the polymer membrane 141. Since only a small amount of the absorbed and lower amorphous silicon layer 130 is doped, the nD-doped region 171 and the n-region LDD region 170 are simultaneously formed. The ion dose of the n + doped region is 10 15 atoms / cm 2 , and the ion dose of the n − doped region is 10 12 atoms / cm 2 .
다음, 도 2f에서 볼 수 있는 바와 같이, 고분자막(141)을 제거한 후, 수소화된 비정질 규소층(130)을 레이저 어닐링(180)한다. 이 때, 비정질 실리콘(130)을 결정화시키기 위하여 높은 온도로 어닐링을 하므로, 도핑된 이온이 활성화되는 동시에 이온의 확산이 일어난다. 따라서, LDD 영역과 n+ 도핑 영역간의 이온 농도가 점차적으로 변화하게 되므로, 계단 접합(abrupt junction)의 형성이 억제된다. Next, as shown in FIG. 2F, after the polymer film 141 is removed, the hydrogenated amorphous silicon layer 130 is laser annealed 180. At this time, since annealing is performed at a high temperature to crystallize the amorphous silicon 130, the doped ions are activated and at the same time diffusion of the ions occurs. Therefore, since the ion concentration between the LDD region and the n + doped region gradually changes, the formation of an abrupt junction is suppressed.
다음, 도 2g에 도시한 바와 같이, 절연막(190)을 증착한 후 패터닝하여 다결정 규소층(120)의 일부인 n+ 도핑 영역(171)을 노출시키는 접촉구를 형성하고, 그 위에 금속막을 증착한 후, 패터닝하여 접촉구를 통하여 다결정 규소층(120)과 연결되는 소스 및 드레인 전극(210, 220)을 형성한다.Next, as shown in FIG. 2G, the insulating layer 190 is deposited and patterned to form a contact hole for exposing the n + doped region 171 which is a part of the polysilicon layer 120, and then depositing a metal layer thereon. Patterning may be performed to form source and drain electrodes 210 and 220 connected to the polycrystalline silicon layer 120 through contact holes.
이러한 방법은 n+형 다결정 규소 박막 트랜지스터 뿐만 아니라 p+형 다결정This method is not only an n + type polycrystalline silicon thin film transistor but also a p + type polycrystalline
규소 박막 트랜지스터에도 적용이 가능하며, 액정 표시 장치 등에 적용될 수 있다.The present invention can also be applied to silicon thin film transistors, and can be applied to liquid crystal displays and the like.
위에서 언급한 바와 같이, 고정밀의 사진 식각 공정을 실시하지 않더라도, 이온 도핑시 사용되는 마스크인 고분자막을 젤화하여 게이트 전극 양쪽으로 흘러내리게 하여 비정질 규소층을 더 덮게 하는 방법을 사용하여 원하는 폭의 LDD 영역을 얻을 수 있으며, LDD 영역에 도핑되는 이온을 흡수하는 고분자막의 두께가 점차적으로 변화하므로 LDD 영역의 이온 농도도 점차적으로 변화하게 되어 이온 농도가 급격히 변화하여 형성되는 계단 접합의 형성을 방지할 수 있다. 또한, 고분자막 노광시 게이트 전극을 마스크로 사용하여 별도의 마스크가 필요하지 않으며, n+ 이온 도핑 후 레이저 어닐링을 함으로써, 추가로 이온 활성화 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.As mentioned above, even without performing a high-precision photolithography process, an LDD region having a desired width can be formed by gelling a polymer film, which is a mask used for ion doping, to flow down to both sides of the gate electrode to further cover the amorphous silicon layer. Since the thickness of the polymer film absorbing the ions doped in the LDD region is gradually changed, the ion concentration of the LDD region is also gradually changed to prevent the formation of the step junction formed by the rapid change in the ion concentration. . In addition, a separate mask is not required by using the gate electrode as a mask when exposing the polymer film, and laser annealing after n + ion doping does not require an additional ion activation process, thereby simplifying the process.
도 1은 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터를 도시한 단면도이고,1 is a cross-sectional view showing a polycrystalline silicon thin film transistor according to an embodiment of the present invention,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.2A to 2G are cross-sectional views sequentially illustrating a method of manufacturing a polycrystalline silicon thin film transistor according to an embodiment of the present invention.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011771A KR100508023B1 (en) | 1998-04-03 | 1998-04-03 | LED type polycrystalline silicon thin film transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011771A KR100508023B1 (en) | 1998-04-03 | 1998-04-03 | LED type polycrystalline silicon thin film transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079258A KR19990079258A (en) | 1999-11-05 |
| KR100508023B1 true KR100508023B1 (en) | 2005-11-30 |
Family
ID=37306190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980011771A KR100508023B1 (en) | 1998-04-03 | 1998-04-03 | LED type polycrystalline silicon thin film transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100508023B1 (en) |
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|---|---|
| KR19990079258A (en) | 1999-11-05 |
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