JP3528422B2 - Method for manufacturing thin film transistor - Google Patents
Method for manufacturing thin film transistorInfo
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Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】この発明は、薄膜トランジス
タの製造方法に関する。
【０００２】
【従来の技術】液晶表示装置に使用する薄膜トランジス
タ（以下「ＴＦＴ」という）は、ガラス基板上に形成さ
れる。ＴＦＴを製造する場合には、図８に示すように、
まずガラス基板１１の上面にアルミニウム等のメタル膜
を堆積し、フォトリソグラフィによりパターニングし
て、ゲート電極１２を形成する。次に、このゲート電極
１２を含むガラス基板１１の上面にＳｉＯ2等からなる
ゲート絶縁膜１３を形成し、さらにこのゲート絶縁膜１
３の上面にｉ−Ｓｉ（真性のアモルファスシリコン）膜
１４を堆積する。次に、ｉ−Ｓｉ膜１４の上面にＳｉＮ
（窒化シリコン）の膜を堆積し、このＳｉＮ膜の上面に
フォトレジストを塗布する。そして、ゲート電極１２を
フォトマスクにしてガラス基板１１側から自己整合的に
露光し、エッチングによりゲート電極１２と同じ形状の
ＳｉＮ膜からなるＢＬ（ブロッキング膜）１５を形成す
る。次に、ＢＬ１５を含むｉ−Ｓｉ膜１４の上面にｉ−
Ｓｉ膜を堆積し、イオン注入によりオーミックコンタク
トをとるための高濃度不純物拡散領域であるｎ+−Ｓｉ
膜１６を形成する。さらに、このｎ+−Ｓｉ膜１６の上
面にアルミニウム等の金属膜１７を堆積し、その上面に
フォトレジストを塗布する。そして、所定のパターンを
フォトマスクにしてガラス基板１１と反対側から露光
し、エッチングにより金属膜及びｎ+−Ｓｉ膜をエッチ
ングする。この場合、ＢＬ１５がエッチングのストッパ
ーとなるのでその下面のｉ−Ｓｉ膜１４は侵食されな
い。この結果、ドレイン領域１６ａ及びソース領域１６
ｂ並びにドレイン電極１７ａ及びソース電極１７ｂが形
成される。この場合、ゲート電極１２に対応するｉ−Ｓ
ｉ膜１４がチャネル領域となる。
【０００３】ところが、このような構造のＴＦＴに電圧
を印加して動作させた場合、ゲート電極１２に対応する
ｉ−Ｓｉ膜１４の領域すなわちチャネル領域がドレイン
電圧の影響を強く受けて、図９に示すように、電界集中
領域１４ａが発生する。このため、この領域で電子が加
速されて電子の平均エネルギーが（３／２）ｋＴよりも
大きくなるホットエレクトロン状態となるためＴＦＴの
特性を劣化させる要因となる。そこで、このような電界
集中を緩和するために、チャネル領域以外のｉ−Ｓｉ膜
１４にイオン注入を行って、低濃度不純物領域を形成し
たＬＤＤ構造のものが用いられてきている。さらに、こ
の場合においてオン電流の低下を防止するために、ゲー
ト電極１２の外縁よりも内側に対応するｉ−Ｓｉ膜１４
の領域にまで低濃度不純物領域を拡げたゲートオーバー
ラップのＴＦＴが採用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなゲートオーバーラップのＴＦＴを製造するために
は、斜め回転イオン注入によりゲート電極１２の外縁よ
りも内側に低濃度不純物領域を形成しなければならず、
イオン注入装置が高価になるという問題がある。一方、
通常のイオン注入によりゲート電極１２の外縁よりも内
側に低濃度不純物領域を形成するためには、ＢＬ（ブロ
ッキングレイヤ）１５を形成する前に、イオン注入用の
マスクをフォトリソグラフィにより形成するか、あるい
はＢＬ１５を形成する際にゲート電極１２よりもチャネ
ル長方向に短い形状のＢＬ１５のマスクをフォトリソグ
ラフィにより形成する必要があり、いずれも工程が増え
るという問題がある。この発明の課題は、高価なイオン
注入装置を使用することなくかつ最小限の工程で、ゲー
トオーバーラップのＬＤＤ構造ＴＦＴを製造することで
ある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
ゲート電極及びこのゲート電極より幅広の半導体膜を備
える薄膜トランジスタの製造方法において、ホスフィン
プラズマ処理により、前記半導体膜の表面における両端
部からそれぞれ前記ゲート電極の両端部に対応する領域
より内側まで、低濃度不純物拡散領域を形成し、前記半
導体膜の裏面には前記低濃度不純物拡散領域が形成され
ていないようにしている。この発明によれば、ホスフィ
ンプラズマ処理を施すことによりイオン注入装置を用い
ることなく不純物領域を形成することができる。また請
求項１記載の発明は、ゲート電極は半導体膜の下方に形
成され、半導体膜上に絶縁層及びレジストを積層後、ゲ
ート電極の下方側から露光し、残存するレジストをマス
クとして絶縁層をエッチングしてチャネル保護膜を形成
し、当該チャネル保護膜をマスクとして半導体膜に低濃
度不純物拡散領域を形成するようにしている。この発明
によれば、ゲート電極と自己整合的に形成されたチャネ
ル保護膜をマスクとしてホスフィンプラズマ処理を施す
ので、半導体膜中に低濃度不純物が等方性に拡散され、
ゲートオーバーラップ型の低濃度不純物拡散領域を有す
る薄膜トランジスタを製造することができる。そして請
求項１記載の発明は、チャネル保護膜の下方を除く低濃
度不純物拡散領域上方に高濃度不純物層を形成するよう
にしている。さらに請求項１記載の発明では、ホスフィ
ンプラズマ処理は、プラズマ処理装置内において、ホス
フィンガスを導入し、高濃度不純物層は、プラズマ処理
装置内にホスフィンガス及びシランガスを導入し、連続
して形成するようにしている。したがってこれらの発明
によれば、フォトリソ工程を２回することなく、ゲート
オーバーラップ型の低濃度不純物拡散領域を形成し、ゲ
ート電極と自己整合的に高濃度不純物層を形成すること
ができる。
【０００６】
【発明の実施の形態】以下、図１〜図６を参照してこの
発明による薄膜トランジスタ製造方法の実施形態を説明
する。プラズマ処理装置（図示せず）のチャンバー内
で、図１に示すように、まずガラス基板１の上面にゲー
ト電極２を形成する。次に、このゲート電極２を含むガ
ラス基板１の上面にＳｉＯ2等からなるゲート絶縁膜３
を形成し、さらにこのゲート絶縁膜３の上面にｉ−Ｓｉ
（真性のアモルファスシリコン）膜４を堆積する。次
に、ｉ−Ｓｉ膜４の上面にＳｉＮ（窒化シリコン）膜５
を堆積し、このＳｉＮ膜５の上面にフォトレジスト６を
塗布する。そして、ゲート電極２をフォトマスクにして
ガラス基板１側から自己整合的に露光し、図２に示すよ
うに、エッチングによりゲート電極２と同じ形状のフォ
トレジスト６ａを形成する。そして、フォトレジスト６
ａの下面の部分以外のＳｉＮ膜５をエッチングにより除
去した後、残ったフォトレジスト６ａを剥離する。この
結果、図３に示すように、ゲート電極２と同じ形状のＳ
ｉＮ膜のチャネル保護膜であるＢＬ５ａが形成される。
【０００７】次に、プラズマ処理装置内にホスフィン
（ＰＨ3）ガス及び水素（Ｈ2）ガスを入れて、リン
（Ｐ）を低い濃度でｉ−Ｓｉ膜４に拡散させる。この結
果、図３に示すように、ＢＬ５ａの中央部に対応する部
分を除く範囲に、低濃度不純物拡散領域であるｎ-−Ｓ
ｉのドレイン領域４ａ、同じく、低濃度不純物拡散領域
であるｎ-−Ｓｉのソース領域４ｂが形成される。ＢＬ
５ａの中央部に対応する部分は、ｉ−Ｓｉのチャネル領
域４ｃとなる。この場合、ＢＬ５ａの内側までリンが拡
散するため、チャネル領域４ｃはゲート電極２よりも小
さい範囲となり、ゲート電極２が低濃度不純物拡散領域
にオーバーラップする。
【０００８】次に、ＢＬ５ａを含むｎ-−Ｓｉの低濃度
不純物拡散領域にｉ−Ｓｉ膜を堆積して、ｎ-−Ｓｉを
形成した同じプラズマ処理装置（図示せず）のチャンバ
ー内で、図４に示すように、ホスフィン（ＰＨ3）ガス
及び水素（Ｈ2）ガスにシラン（ＳｉＨ4）ガスを加えた
雰囲気中で、リンを高い濃度で拡散させて高濃度不純物
膜であるｎ+−Ｓｉ膜７を連続して形成する。さらに、
図５に示すように、ｎ+−Ｓｉ膜７の上面にアルミニウ
ム等のメタル層８を堆積し、その上面にフォトレジスト
９を塗布し、チャネル領域４ｃに対応する位置等を開口
する。そして、図６に示すように、エッチングによりメ
タル層８及びオーミックコンタクトとなる高濃度不純物
膜のｎ+−Ｓｉ膜７に開口部１０を形成して、ドレイン
電極８ａ及びソース電極８ｂを形成する。
【０００９】この結果、ｉ−Ｓｉ膜４におけるＢＬ５ａ
の端部より内側までリンが拡散するため、ゲート電極２
に対応する範囲の内側の範囲に低濃度不純物拡散領域が
形成され、高価な斜め回転イオン注入装置を使用するこ
となく、また、２回のフォトリソ工程を行うことなくゲ
ートオーバーラップのＬＤＤ構造を形成することができ
る。また、低濃度不純物拡散領域を形成したプラズマ処
理装置と同じ装置でオーミックコンタクトである高濃度
不純物膜を連続して形成するので、最小限の工程でゲー
トオーバーラップのＬＤＤ構造ＴＦＴを製造することが
できるとともに、生産資源を有効に活用することができ
る。
【００１０】なお、上記実施形態では、低濃度不純物拡
散領域をチャネル領域４ａ以外のｉ−Ｓｉ膜４全体に形
成するようにしたが、図７に示すように、低濃度不純物
拡散領域をｉ−Ｓｉ膜４の表面にのみ拡散して、ドレイ
ン領域４ａ及びソース領域４ｂを形成してもよい。この
場合には、低濃度不純物拡散領域の拡散時間を短縮する
ことができる。
【００１１】また、上記実施形態では、ｎ-系及びｎ+系
の不純物拡散領域を形成するようにしたが、ｐ-系及び
ｐ+系の不純物拡散領域を形成するようにしてもよい。
また、半導体としてもアモルファスシリコンに限らずポ
リシリコン等の他の半導体でもよい。また、ボトムゲー
ト型に限らず、半導体膜上にブロッキングレイヤを形成
し、低濃度不純物拡散領域及び高濃度不純物膜を形成
後、ゲート絶縁膜、ゲート電極を形成したトップゲート
型ＴＦＴとしてもよい。
【００１２】
【発明の効果】この発明によれば、ホスフィンプラズマ
処理によってチャネル保護膜の外縁よりも内側すなわち
ゲート電極の外縁よりも内側に低濃度不純物拡散領域を
形成する。したがって、高価なイオン注入装置を使用す
ることなくゲートオーバーラップのＬＤＤ構造ＴＦＴを
製造することができる。この場合において、低濃度不純
物拡散領域を形成するプラズマ装置と同じ装置で高濃度
不純物拡散領域を形成することにより、最小限の工程で
ゲートオーバーラップのＬＤＤ構造ＴＦＴを製造するこ
とができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor. 2. Description of the Related Art Thin film transistors (hereinafter referred to as "TFTs") used in liquid crystal display devices are formed on a glass substrate. When manufacturing a TFT, as shown in FIG.
First, a metal film such as aluminum is deposited on the upper surface of the glass substrate 11 and patterned by photolithography to form a gate electrode 12. Next, a gate insulating film 13 made of SiO 2 or the like is formed on the upper surface of the glass substrate 11 including the gate electrode 12.
An i-Si (intrinsic amorphous silicon) film 14 is deposited on the upper surface of the substrate 3. Next, SiN is formed on the upper surface of the i-Si film 14.
A (silicon nitride) film is deposited, and a photoresist is applied on the upper surface of the SiN film. Then, exposure is performed in a self-aligned manner from the glass substrate 11 side using the gate electrode 12 as a photomask, and a BL (blocking film) 15 made of a SiN film having the same shape as the gate electrode 12 is formed by etching. Next, an i-Si film 14 is formed on the upper surface of the i-Si film 14 including the BL 15.
N + -Si as a high concentration impurity diffusion region for depositing a Si film and making ohmic contact by ion implantation
A film 16 is formed. Further, a metal film 17 such as aluminum is deposited on the upper surface of the n + -Si film 16, and a photoresist is applied on the upper surface. Then, using a predetermined pattern as a photomask, light is exposed from the side opposite to the glass substrate 11, and the metal film and the n + -Si film are etched by etching. In this case, since the BL 15 serves as an etching stopper, the i-Si film 14 on the lower surface is not eroded. As a result, the drain region 16a and the source region 16
b, a drain electrode 17a and a source electrode 17b are formed. In this case, i-S corresponding to the gate electrode 12
The i film 14 becomes a channel region. However, when the TFT having such a structure is operated by applying a voltage, the region of the i-Si film 14 corresponding to the gate electrode 12, that is, the channel region is strongly affected by the drain voltage. As shown in FIG. 7, an electric field concentration region 14a is generated. For this reason, electrons are accelerated in this region, and the average energy of the electrons becomes a hot electron state in which the average energy is larger than (3/2) kT, which is a factor of deteriorating the characteristics of the TFT. In order to alleviate such electric field concentration, an LDD structure having a low-concentration impurity region formed by implanting ions into the i-Si film 14 other than the channel region has been used. Further, in this case, in order to prevent a decrease in on-current, the i-Si film 14 corresponding to the inside of the outer edge of the gate electrode 12 is formed.
, A gate-overlap TFT in which the low-concentration impurity region is extended to the region of FIG. [0004] However, in order to manufacture such a gate-overlap TFT, a low-concentration impurity region is formed inside the outer edge of the gate electrode 12 by oblique rotation ion implantation. Must be
There is a problem that the ion implanter becomes expensive. on the other hand,
In order to form a low-concentration impurity region inside the outer edge of the gate electrode 12 by normal ion implantation, a mask for ion implantation is formed by photolithography before forming a BL (blocking layer) 15 or Alternatively, when forming the BL15, it is necessary to form a mask of the BL15 having a shorter shape in the channel length direction than the gate electrode 12 by photolithography, and there is a problem that the number of steps is increased in each case. An object of the present invention is to manufacture a gate-overlap LDD structure TFT without using an expensive ion implantation apparatus and with a minimum number of steps. [0005] The invention as defined in claim 1 is:
In a method of manufacturing a thin film transistor including a gate electrode and a semiconductor film wider than the gate electrode, a phosphine plasma treatment is used to form both ends of a surface of the semiconductor film.
Area corresponding to both ends of the gate electrode
More to the inside, to form a low concentration impurity diffused region, wherein a half
The low concentration impurity diffusion region is formed on the back surface of the conductive film.
Not to be. According to the present invention, the impurity region can be formed by performing the phosphine plasma treatment without using an ion implantation apparatus. The請<br/> Motomeko 1 the described invention, the gate electrode is formed under the semiconductor film, after laminating the insulating layer and the resist on the semiconductor film, and exposed from the lower side of the gate electrode, the resist remaining A channel protection film is formed by etching the insulating layer as a mask, and a low concentration impurity diffusion region is formed in the semiconductor film using the channel protection film as a mask. According to the present invention, since the phosphine plasma treatment is performed using the channel protective film formed in a self-aligned manner with the gate electrode as a mask, low-concentration impurities are isotropically diffused into the semiconductor film,
A thin film transistor having a gate overlap type low-concentration impurity diffusion region can be manufactured. In the invention according to claim 1 , the high-concentration impurity layer is formed above the low-concentration impurity diffusion region except under the channel protective film. Further, according to the first aspect of the present invention, in the phosphine plasma processing, a phosphine gas is introduced into a plasma processing apparatus, and the high-concentration impurity layer is formed continuously by introducing a phosphine gas and a silane gas into the plasma processing apparatus. Like that. Therefore, according to these inventions, a gate-overlap type low-concentration impurity diffusion region can be formed and a high-concentration impurity layer can be formed in a self-aligned manner with the gate electrode without performing the photolithography step twice. Hereinafter, an embodiment of a method of manufacturing a thin film transistor according to the present invention will be described with reference to FIGS. First, a gate electrode 2 is formed on an upper surface of a glass substrate 1 in a chamber of a plasma processing apparatus (not shown), as shown in FIG. Next, a gate insulating film 3 made of SiO 2 or the like is formed on the upper surface of the glass substrate 1 including the gate electrode 2.
Is formed, and an i-Si
(Intrinsic amorphous silicon) film 4 is deposited. Next, a SiN (silicon nitride) film 5 is formed on the upper surface of the i-Si film 4.
Is deposited, and a photoresist 6 is applied on the upper surface of the SiN film 5. Then, exposure is performed in a self-aligned manner from the glass substrate 1 side using the gate electrode 2 as a photomask, and as shown in FIG. 2, a photoresist 6a having the same shape as the gate electrode 2 is formed by etching. And photoresist 6
After the SiN film 5 other than the lower surface portion of a is removed by etching, the remaining photoresist 6a is peeled off. As a result, as shown in FIG.
BL5a, which is a channel protection film of the iN film, is formed. Next, a phosphine (PH 3 ) gas and a hydrogen (H 2 ) gas are put into the plasma processing apparatus to diffuse phosphorus (P) into the i-Si film 4 at a low concentration. As a result, as shown in FIG. 3, n − −S, which is a low-concentration impurity diffusion region, is provided in a range excluding a portion corresponding to the center of BL5a.
An i-type drain region 4a and an n − -Si source region 4b, which is a low-concentration impurity diffusion region, are also formed. BL
A portion corresponding to the central portion of 5a becomes an i-Si channel region 4c. In this case, since phosphorus is diffused to the inside of the BL 5a, the channel region 4c is in a range smaller than the gate electrode 2, and the gate electrode 2 overlaps with the low concentration impurity diffusion region. Next, an i-Si film is deposited in the n -- Si low concentration impurity diffusion region including the BL5a, and n -- Si is formed in a chamber of the same plasma processing apparatus (not shown). As shown in FIG. 4, phosphorus is diffused at a high concentration in an atmosphere in which a silane (SiH 4 ) gas is added to a phosphine (PH 3 ) gas and a hydrogen (H 2 ) gas to form a high concentration impurity film n +. -Forming an Si film 7 continuously; further,
As shown in FIG. 5, a metal layer 8 of aluminum or the like is deposited on the upper surface of the n + -Si film 7, a photoresist 9 is applied on the upper surface, and openings are formed at positions corresponding to the channel region 4c. Then, as shown in FIG. 6, an opening 10 is formed in the metal layer 8 and the n + -Si film 7 of the high-concentration impurity film which becomes an ohmic contact by etching, and a drain electrode 8a and a source electrode 8b are formed. As a result, the BL 5a in the i-Si film 4
Diffuses inward from the end of the gate electrode 2 so that the gate electrode 2
A low-concentration impurity diffusion region is formed in a region inside the region corresponding to the above, and an LDD structure of a gate overlap is formed without using an expensive oblique rotation ion implantation apparatus and without performing two photolithography steps. can do. In addition, since a high-concentration impurity film that is an ohmic contact is continuously formed in the same apparatus as the plasma processing apparatus in which the low-concentration impurity diffusion region is formed, it is possible to manufacture an LDD TFT having a gate overlap with a minimum number of steps. And production resources can be used effectively. In the above embodiment, the low-concentration impurity diffusion region is formed on the entire i-Si film 4 except for the channel region 4a. However, as shown in FIG. The drain region 4a and the source region 4b may be formed by diffusing only into the surface of the Si film 4. In this case, the diffusion time of the low concentration impurity diffusion region can be reduced. [0011] In the above embodiment, n - but so as to form an impurity diffusion region of the system and the n + type, p - may be formed of impurity diffusion regions of the system and the p + type.
The semiconductor is not limited to amorphous silicon, but may be another semiconductor such as polysilicon. The present invention is not limited to the bottom gate type, and a top gate type TFT in which a gate insulating film and a gate electrode are formed after a blocking layer is formed on a semiconductor film, a low concentration impurity diffusion region and a high concentration impurity film are formed. According to the present invention, the low concentration impurity diffusion region is formed inside the outer edge of the channel protective film, that is, inside the outer edge of the gate electrode by the phosphine plasma treatment. Therefore, a gate-overlap LDD structure TFT can be manufactured without using an expensive ion implantation apparatus. In this case, by forming the high-concentration impurity diffusion region using the same apparatus as the plasma device for forming the low-concentration impurity diffusion region, an LDD TFT having a gate overlap can be manufactured in a minimum number of steps.
【図面の簡単な説明】
【図１】この発明の実施形態における薄膜トランジスタ
の製造工程を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】この発明の他の実施形態における薄膜トランジ
スタの製造工程を示す断面図。
【図８】従来の薄膜トランジスタの製造工程を示す断面
図。
【図９】図８に続く製造工程を示す断面図。
【符号の説明】
１ ガラス基板
２ ゲート電極
４ａ チャネル領域
６ 低濃度不純物領域（ｎ-−Ｓｉ）
７ 高濃度不純物領域（ｎ+−Ｓｉ）
８ａ ドレイン電極
８ｂ ソース電極BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view showing a manufacturing process of a thin film transistor according to an embodiment of the present invention. FIG. 2 is a sectional view showing a manufacturing step following FIG. 1; FIG. 3 is a sectional view showing a manufacturing step following FIG. 2; FIG. 4 is a sectional view showing a manufacturing step following FIG. 3; FIG. 5 is a sectional view showing a manufacturing step following FIG. 4; FIG. 6 is a sectional view showing a manufacturing step following FIG. 5; FIG. 7 is a sectional view showing a manufacturing process of a thin film transistor according to another embodiment of the present invention. FIG. 8 is a sectional view showing a manufacturing process of a conventional thin film transistor. FIG. 9 is a sectional view showing a manufacturing step following FIG. 8; [Description of Signs] 1 Glass substrate 2 Gate electrode 4a Channel region 6 Low-concentration impurity region (n -- Si) 7 High-concentration impurity region (n + -Si) 8a Drain electrode 8b Source electrode
Claims (1)
の半導体膜を備える薄膜トランジスタの製造方法におい
て、前記ゲート電極は前記半導体膜の下方に形成され、前記
半導体膜上に絶縁層及びレジストを積層後、前記ゲート
電極の下方側から露光し、残存するレジストをマスクと
して前記絶縁層をエッチングしてチャネル保護膜を形成
し、プラズマ処理装置内において、当該チャネル保護膜
をマスクとしてホスフィンガスを導入したホスフィンプ
ラズマ処理により、前記半導体膜における両端部からそ
れぞれ前記ゲート電極の両端部に対応する領域より内側
まで低濃度不純物拡散領域を形成し、連続して前記プラ
ズマ処理装置内にホスフィンガス及びシランガスを導入
して、前記チャネル保護膜の下方を除く低濃度不純物拡
散領域上方に高濃度不純物層を形成する ことを特徴とす
る薄膜トランジスタの製造方法。(57) In a method for manufacturing a thin film transistor including a gate electrode and a semiconductor film wider than the gate electrode, the gate electrode is formed below the semiconductor film;
After laminating an insulating layer and a resist on the semiconductor film, the gate
Exposure from the lower side of the electrode, and use the remaining resist as a mask
To form a channel protective film by etching the insulating layer
In the plasma processing apparatus, the channel protective film
With phosphine gas introduced as a mask
By the plasma treatment, both ends of the semiconductor film are removed.
Inside the region corresponding to both ends of the gate electrode
A low-concentration impurity diffusion region is formed up to
Introduce phosphine gas and silane gas into the plasma processing equipment
As a result, low-concentration impurity diffusion except under the channel protective film is performed.
A method for manufacturing a thin film transistor, comprising forming a high-concentration impurity layer above a diffusion region .
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| JP11215496A JP3528422B2 (en) | 1996-04-10 | 1996-04-10 | Method for manufacturing thin film transistor |
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| JPH09283767A JPH09283767A (en) | 1997-10-31 |
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