KR100505629B1 - Method for filling a trench - Google Patents
Method for filling a trench Download PDFInfo
- Publication number
- KR100505629B1 KR100505629B1 KR10-1999-0006732A KR19990006732A KR100505629B1 KR 100505629 B1 KR100505629 B1 KR 100505629B1 KR 19990006732 A KR19990006732 A KR 19990006732A KR 100505629 B1 KR100505629 B1 KR 100505629B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- ratio
- rate
- filling
- chemical vapor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조공정에 있어서, 3:1 이상의 종횡비를 갖는 트렌치를 매립하는 방법을 개시한다. 본 발명의 트렌치 매립방법은, 고밀도 플라즈마 화학기상 증착방법을 이용하여 트렌치 내부에 절연물을 증착하되, (식각률)/(증착율)의 비율을 달리하는 다단계 매립공정으로 이루어지는 것을 특징으로 한다. 본 발명에 의해 3:1이상의 종횡비를 갖는 트렌치도 보이드없이 완전하게 매립될 수 있다.The present invention discloses a method for embedding trenches having an aspect ratio of 3: 1 or more in the manufacturing process of a semiconductor device. The trench filling method of the present invention is characterized by comprising a multi-stage filling process in which an insulator is deposited inside the trench using a high density plasma chemical vapor deposition method, and the ratio of (etch rate) / (deposition rate) is varied. According to the present invention, trenches having an aspect ratio of 3: 1 or more can also be completely buried without voids.
Description
최근에 반도체 소자의 제조 기술이 발달함에 따라, 반도체 소자가 고집적화가 되고, 그 결과 회로상의 금속배선은 점차 미세한 선폭으로 형성되고 그 배선간의 간격도 미세화되어 가고 있다. 현재 메모리 소자 및 로직 소자등에서 집적회로 상의 소자와 소자사이를 분리하기 위하여 트렌치 분리(trench isolation)방법의 사용이 점차 증가하고 있다. 이때, 트렌치를 채우는 절연막은 일반적으로 SiO2가 사용된다. 하지만, 회로의 선폭이 감소됨에 따라 트렌치의 폭이 좁아지고 깊이가 깊어지게 되어 트렌치의 종횡비(Aspect ratio)가 증가하게 된다. 따라서, 화학 기상 증착 방법에 의하여 트렌치를 SiO2로 채우는 것이 어려워져 가고 있다.In recent years, with the development of semiconductor device manufacturing technology, semiconductor devices are becoming highly integrated, and as a result, metal wirings on a circuit are gradually formed with fine line widths, and the spacing between the wirings is becoming smaller. Background Art [0002] Trench isolation methods are increasingly used to separate devices and devices on integrated circuits in memory devices and logic devices. At this time, SiO 2 is generally used as the insulating film filling the trench. However, as the line width of the circuit is reduced, the width of the trench is narrowed and the depth is increased, thereby increasing the aspect ratio of the trench. Therefore, it is becoming difficult to fill the trench with SiO 2 by the chemical vapor deposition method.
또한, 게이트 전극과 게이트 전극사이를 절연막으로 채우는 층간절연막 형성 공정은, 소자가 고집적화됨에 따라 게이트 전극과 게이트 전극 사이의 간격이 점점 좁아지면서 역시 높은 종횡비를 갖는 트렌치가 되어 가고 있다. 이 경우 층간절연막을 형성하기 위하여 BPSG막을 증착하고 BPSG막이 고온에서 플로우(flow)되는 특성을 이용하여 노(furnace)에서 800℃이상의 고온으로 열처리한다. 그 결과, 게이트전극과 게이트 전극사이의 트렌치를 보이드(void)없이 갭-필(Gap-fill)할 수 있게 된다. 하지만, 고집적화된 회로에서 이와 같은 고온의 열처리 공정은 트랜지스터의 얕은 접합(shallow juntion)을 형성하기 어렵게 하는 문제점이 있다. In addition, the interlayer insulating film forming process of filling the insulating film between the gate electrode and the gate electrode is becoming a trench having a high aspect ratio while the gap between the gate electrode and the gate electrode becomes narrower as the device becomes more integrated. In this case, in order to form an interlayer insulating film, a BPSG film is deposited and heat-treated at a high temperature of 800 ° C. or higher in a furnace by using a property in which the BPSG film flows at a high temperature. As a result, the gap between the gate electrode and the gate electrode can be gap-filled without voiding. However, such a high temperature heat treatment process in a highly integrated circuit has a problem that it is difficult to form a shallow junction of the transistor.
이러한 문제점을 해결하기 위하여, 높은 종횡비를 갖는 트렌치의 내부를 절연물로 매립하기 위하여, 저온에서 증착되는 고밀도 플라즈마 화학기상 증착(High Density Plasma CVD)방법을 이용하여 절연물을 매립하는 공정이 최근에 널리 사용되고 있다. 고밀도 플라즈마 화학기상 증착방법은 종래의 플라즈마 화학기상 증착방법 (Plasma Enhanced-CVD)보다 높은 이온화 효율을 갖도록 전기장과 자기장을 인가하여 높은 밀도의 플라즈마 이온을 형성하여 소스 가스를 분해하여 증착하는 방식의 화학기상 증착방법이다. 또한, 이러한 고밀도 플라즈마 화학기상 증착방법은 높은 플라즈마 이온 밀도와 증착공정 진행중에 고주파(Radio Frequency)바이어스를 인가함으로써, 증착공정중에 플라즈마 이온에 의한 스퍼터링 에칭이 동시에 진행될 수 있는 특성을 갖고 있다. 그 결과, 종래의 플라즈마 화학기상 증착방법에 비하여 우수한 갭-필특성을 나타낼 수 있게 된다.In order to solve this problem, in order to fill the inside of the trench having a high aspect ratio with an insulator, a process of embedding the insulator using a high density plasma chemical vapor deposition (CVD) method deposited at a low temperature is widely used in recent years have. The high-density plasma chemical vapor deposition method is a chemical method of decomposing and depositing a source gas by applying an electric field and a magnetic field to have a higher ionization efficiency than a conventional plasma enhanced-CVD method to form plasma ions of high density. Vapor deposition method. In addition, the high-density plasma chemical vapor deposition method has a high plasma ion density and a high frequency (Radio Frequency) bias is applied during the deposition process, so that the sputter etching by the plasma ion during the deposition process can be simultaneously performed. As a result, superior gap-fill characteristics can be exhibited compared to the conventional plasma chemical vapor deposition method.
하지만, 고밀도 플라즈마 화학기상증착의 공정 진행중에 아르곤(Ar) 이온에 의해 증착된 절연막이 스퍼터링 에칭이 되고, 에칭되어 떨어져 나온 절연막 예컨대, 산화막이 반대편의 측벽에 도달하여 재증착(redeposition)된다. 따라서, 재증착된 산화막이 트렌치의 입구에 오버-행(Over-hang)을 형성하게 된다. 그 결과, 고밀도 플라즈마 화학기상 증착방법에 의하더라도 트렌치의 종횡비가 3:1이상이 되면 트렌치의 내부가 완전히 매립되지 않고 보이드가 발생하는 문제점이 발생한다.However, during the process of high-density plasma chemical vapor deposition, an insulating film deposited by argon (Ar) ions is subjected to sputter etching, and an insulating film, for example, an oxide film, which has been etched away, reaches the side wall on the opposite side and is redeposited. Thus, the redeposited oxide film forms an over-hang at the inlet of the trench. As a result, even if the aspect ratio of the trench becomes 3: 1 or more even by the high-density plasma chemical vapor deposition method, a problem occurs in that voids are not completely embedded in the trench.
도 1은 트렌치의 폭 및 트렌치 입구의 너비에 따라 에칭된 절연막이 재증착되는 경향을 설명하기 위하여 도시한 단면도이다. 참조부호 100은 반도체 기판이며, 참조부호 110은 절연막이다. 또한, 참조부호 150은 좁은 폭을 갖는 트렌치를 도시한 것이며, 참조부호 160은 넓은 폭을 갖는 트렌치를 도시한 것이며, 참조부호 170은 넓은 폭을 갖는 활성영역에 접한 트렌치를 도시한 것이다. FIG. 1 is a cross-sectional view illustrating a tendency of redeposition of an etched insulating film according to a width of a trench and a width of a trench inlet. Reference numeral 100 denotes a semiconductor substrate, and reference numeral 110 denotes an insulating film. In addition, reference numeral 150 denotes a trench having a narrow width, reference numeral 160 illustrates a trench having a wide width, and reference numeral 170 illustrates a trench in contact with an active region having a wide width.
도 1을 참조하면, 폭이 좁은 트렌치(150)은 폭이 넓은 트렌치(160)보다 트렌치의 입구에서 재증착에 의한 오버-행이 많이 발생함을 알 수 있다. 또한, 넓은 폭의 활성영역에 접한 트렌치(170)는 좁은 폭의 활성영역에 접한 트렌치(150 및 160)보다 트렌치의 입구에서 재증착에 의한 오버-행이 더 많이 발생함을 알 수 있다.Referring to FIG. 1, it can be seen that the narrow trench 150 has more over-hang due to redeposition at the inlet of the trench than the wide trench 160. In addition, it can be seen that the trench 170 in contact with the wide active region has more over-hang due to redeposition at the inlet of the trench than the trenches 150 and 160 in contact with the narrow active region.
도 2는 반도체 기판(200) 및 질화실리콘막(210)상에 형성된 트렌치를 매립하기 위하여 절연막(220)이 증착되어 있는 것을 도시한 단면도이다. 종래의 방법에 의하여 트렌치를 매립하는 경우에는 도 2와 같이 보이드(a)가 발생되는 문제점이 있다.2 is a cross-sectional view illustrating that an insulating film 220 is deposited to fill trenches formed on the semiconductor substrate 200 and the silicon nitride film 210. In the case of filling the trench by a conventional method, there is a problem that voids (a) are generated as shown in FIG. 2.
본 발명이 이루고자 하는 기술적 과제는 종횡비가 3:1이상인 트렌치의 내부를 고밀도 플라즈마 화학기상증착방법을 이용하여 매립할 때, 보이드가 발생하지 않도록 트렌치의 내부를 완전히 매립할 수 있는 트렌치의 매립방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is a method of filling a trench that can completely fill the inside of the trench so that voids do not occur when the inside of the trench having an aspect ratio of 3: 1 or more is buried using a high density plasma chemical vapor deposition method. To provide.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트와 게이트사이의 갭(gap)을 고밀도 플라즈마 화학기상증착방법을 이용하여 층간절연물로 채울때, 보이드가 발생하지 않도록 갭을 완전히 매립할 수 있는 층간절연막 형성방법을 제공하는데 있다.Another technical problem to be achieved by the present invention is a method of forming an interlayer insulating film that can completely fill a gap so that voids do not occur when a gap between the gate and the gate is filled with an interlayer insulator by using a high density plasma chemical vapor deposition method. To provide.
상기 기술적 과제를 해결하기 위하여 본 발명은, 비활성 영역에 트렌치를 형성하여 활성영역들을 분리하는 반도체 소자의 제조공정 중 트렌치 매립 방법에 있어서, 고밀도 플라즈마 화학기상 증착방법을 이용하여 상기 트렌치를 절연물질로 매립하되, 적어도 3단계 이상의 절연물 매립공정을 진행하여 상기 트렌치를 매립하는 단게를 구비한다. 바람직하게는, 제1 단계 매립공정은 상기 트렌치가 약 ⅓이상 채워질 때까지 진행하며, 제2 단계 매립공정은 상기 제1 단계 매립공정에서의 (식각률)/(증착율)의 비율보다 더 작은 (식각률)/(증착율)의 비율로 공정을 진행하며, 제3 단계 매립공정은 상기 제2 단계 매립공정에서의 (식각률)/(증착율)의 비율보다 더 작은 (식각률)/(증착율)의 비율로 공정을 진행한다. 이때, 상기 (식각률)/(증착율)의 비율을 조절하기 위하여는, 고밀도 플라즈마 화학 기상 증착 공정의 조절요소에 있어서 소스 고주파 전력의 감소, 바이어스 고주파 전력의 감소 및 SiH4와 O2 가스의 플로우율의 증가중 적어도 하나 이상을 실행하는 것이 바람직하다. 또한, 상기 트렌치는 3:1 이상의 종횡비를 가지는 것이 바람직하다.In order to solve the above technical problem, the present invention provides a trench filling method in a semiconductor device manufacturing process of forming a trench in an inactive region to separate active regions, using the high density plasma chemical vapor deposition method as an insulating material While buried, there is provided a step of filling the trench by proceeding at least three steps of the insulating material filling process. Preferably, the first stage filling process proceeds until the trench is filled to about ⅓ or more, and the second stage filling process is smaller than the ratio of (etch rate) / (deposition rate) in the first stage filling process (etch rate). ) / (Deposition rate), and the third stage filling process is performed at a ratio of (etch rate) / (deposition rate) that is smaller than the ratio of (etch rate) / (deposition rate) in the second stage filling process. Proceed. At this time, in order to adjust the ratio of (etch rate) / (deposition rate), in the control element of the high-density plasma chemical vapor deposition process, the source high frequency power, the bias high frequency power, and the SiH 4 and O 2 gas flow rate It is preferable to carry out at least one of the increase of. In addition, the trench preferably has an aspect ratio of 3: 1 or more.
상기 다른 기술적 과제를 해결하기 위하여 본 발명의, 게이트 전극들이 형성된 반도체 기판상에 층간절연막을 형성하는 반도체 소자의 제조방법중 층간절연막 형성방법은, 상기 층간절연막을 형성하는 단계는, 고밀도 플라즈마 화학 기상 증착방법을 이용하여 층간절연막을 형성하되, 적어도 3단계이상의 절연물 증착공정을 진행하는 것을 특징으로 한다. 바람직하게는, 제1 단계 절연물 증착공정은 상기 게이트 전극들 사이의 갭이 ⅓이상 채워지도록 하고, 제2 단계 절연물 증착공정은 상기 제1 단계 절연물 증착공정에서의 (식각률)/(증착율)의 비율보다 더 작은 (식각률)/(증착율)의 비율로 공정을 진행하며, 제3 단계 절연물 증착공정은 상기 제2 단계 절연물 증착공정에서의 (식각률)/(증착율)의 비율보다 더 작은 (식각률)/(증착율)의 비율로 공정을 진행한다.In order to solve the above another technical problem, the method of forming an interlayer insulating film of the method of manufacturing a semiconductor device for forming an interlayer insulating film on a semiconductor substrate on which gate electrodes are formed may include forming the interlayer insulating film in a high density plasma chemical vapor phase. Forming an interlayer insulating film using a deposition method, characterized in that to perform at least three steps of the insulator deposition process. Preferably, the first step insulator deposition process fills the gap between the gate electrodes by more than ⅓, and the second step insulator deposition process is the ratio of (etch rate) / (deposition rate) in the first step insulator deposition process. The process is performed at a smaller ratio of (etch rate) / (deposition rate), and the third step insulator deposition process is smaller than the ratio of (etch rate) / (deposition rate) in the second step insulation deposition process. The process is carried out at a ratio of (deposition rate).
본 발명에 의해 3:1이상의 종횡비를 갖는 트렌치를 보이드없이 완전하게 매립할 수 있다.According to the present invention, trenches having an aspect ratio of 3: 1 or more can be completely filled without voids.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 하지만, 본 발명은 상술하는 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기개된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, but the present embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the present invention. It is apparent that various modifications and improvements can be made by those skilled in the art within the spirit and scope of the invention. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. Like reference numerals in the drawings denote like elements. In addition, if a layer is described as being on the "top" of another layer or substrate, the layer may be present in direct contact with the top of the other layer or substrate, with another third layer intervening therebetween. have.
제1 실시예First embodiment
도 3a 내지 도 3c는 본 발명에 의한 트렌치 매립방법을 설명하기 위하여 각 공정을 순차적으로 도시한 단면도들이다.3A to 3C are cross-sectional views sequentially illustrating the processes to explain the trench filling method according to the present invention.
도 3을 참조하면, 반도체 기판(300)위에 식각저지층(310)을 형성한다. 식각저지층(310)은 질화실리콘막인 것이 바람직하다. 다음, 사진식각공정을 이용하여, 트렌치를 형성하고자 하는 영역의 식각저지층(310) 및 반도체 기판(300)을 에칭함으로써. 소자분리를 위한 트렌치(312)를 형성한다. 다음, 고밀도 플라즈마 화학기상 증착방법을 이용하여 트렌치(312)의 내부 및 식각저지층(310)의 상부에 절연물을 증착함으로써 제1 매립층(320)을 형성한다. 이때, 제1 매립층(320)을 증착함에 있어서, 가능한 한 높은 (스퍼터 식각률)/(증착율)의 비율(이하 "E/D ratio"라 한다)를 갖도록 하는 것이 바람직하다. 또한, 제1 매립층(320)의 두께는 트렌치(312)의 깊이의 약 ⅓이 되도록 하는 것이 바람직하다. 따라서, 고밀도 화학기상 증착을 진행함에 있어서, 제1 매립층(320)이 트렌치(312)의 깊이의 ⅓정도가 채워질 때까지, 아르곤 이온에 의하여 에칭된 제1 매립층(312)의 재증착으로 인한 오버-행이 형성되지 않고 제1 매립층의 표면의 경사도가 양(positive)의 값을 갖도록 하기 위하여 고밀도 플라즈마 화학기상 증착공정의 각 진행요소들을 조절하여야 한다. 원하는 E/D ratio를 얻기 위하여, 고밀도 플라즈마 화학기상증착 공정요소중 소스 RF 전력, 바이어스 RF 전력, 및 SiH4와 O2 가스의 플로우율(flow rate)을 조절하는 것이 바람직하다.Referring to FIG. 3, an etch stop layer 310 is formed on a semiconductor substrate 300. The etch stop layer 310 is preferably a silicon nitride film. Next, by using the photolithography process, by etching the etch stop layer 310 and the semiconductor substrate 300 of the region to be formed trench. A trench 312 is formed for device isolation. Next, the first buried layer 320 is formed by depositing an insulator in the trench 312 and on the etch stop layer 310 using a high density plasma chemical vapor deposition method. At this time, in depositing the first buried layer 320, it is preferable to have a ratio of (sputter etching rate) / (deposition rate) as high as possible (hereinafter referred to as “E / D ratio”). In addition, the thickness of the first buried layer 320 may be about ⅓ of the depth of the trench 312. Therefore, in proceeding with high-density chemical vapor deposition, overfill due to redeposition of the first buried layer 312 etched by argon ions until the first buried layer 320 fills the degree of depth of the trench 312. Each traveling element of the high density plasma chemical vapor deposition process must be adjusted so that no row is formed and the slope of the surface of the first buried layer has a positive value. In order to obtain the desired E / D ratio, it is desirable to adjust the source RF power, bias RF power, and flow rates of SiH 4 and O 2 gases in the high density plasma chemical vapor deposition process elements.
도 3b를 참조하면, 제1 매립층(320)이 형성된 트랜치(312)의 상부에 고밀도 화학기상 증착 공정을 이용하여 절연물을 증착함으로써 제2 매립층(330)을 형성한다. 제2 매립층(330)은 in-situ 공정으로 진행하는 것이 바람직하다. 이때, 제1 매립층(320)을 증착할 때의 E/D ratio로 절연물을 계속 증착하면, 아르곤 가스에 의해 에치된 절연물의 재증착(redeposition)이 발생하게 되고, 이러한 재증착에 의해 오버-행이 증가하게 된다. 따라서, 재증착에 의한 오버-행을 억제하기 위하여 증착 공정 진행중의 스퍼터 에칭 속도를 늦추는 것이 바람직하다. 스퍼터 에칭 속도를 늦추기 위하여, 제2 매립층(330)의 E/D ratio는 제1 매립층(320)의 E/D ratio보다 낮은 것이 바람직하다. 또한, 제2 매립층(330)의 두께는 트렌치(312)의 깊이의 약 ⅓정도인 것이 바람직하다. E/D ratio를 낮추기 위하여는, 고밀도 화학기상 증착공정 요소 중, 소스 RF 전력의 감소, 바이어스 RF 전력의 감소 및 SiH4와 O2 가스의 플로우율의 증가하는 것 중 어느 하나이상을 실시하는 것이 바람직하다. 이 단계를 거치면서 트렌치(312)의 프로파일은 제2 매립층의 증착전의 구조와 비교해볼 때, 종횡비가 감소된다.Referring to FIG. 3B, the second buried layer 330 is formed by depositing an insulating material on the trench 312 on which the first buried layer 320 is formed using a high density chemical vapor deposition process. The second buried layer 330 is preferably in an in-situ process. At this time, if the insulator is continuously deposited at the E / D ratio when the first buried layer 320 is deposited, redeposition of the insulator etched by the argon gas occurs, and the redeposition over-hangs. Will increase. Therefore, it is desirable to slow down the sputter etch rate during the deposition process to suppress over-hangs due to redeposition. In order to slow down the sputter etching rate, the E / D ratio of the second buried layer 330 is preferably lower than the E / D ratio of the first buried layer 320. In addition, the thickness of the second buried layer 330 is preferably about 의 of the depth of the trench 312. In order to lower the E / D ratio, one or more of the elements of the high density chemical vapor deposition process is to reduce the source RF power, decrease the bias RF power, and increase the flow rate of SiH 4 and O 2 gases. desirable. Through this step, the profile of the trench 312 is reduced in aspect ratio as compared to the structure before deposition of the second buried layer.
도 3c를 참조하면, in-situ 공정으로, 고밀도 플라즈마 화학기상 증착방법을 이용하여 제2 매립층(330)이 형성된 트렌치의 상부에 절연물을 증착함으로써 제3 매립층(340)을 형성한다. 이때, 증착공정의 요소를 적절히 변화시켜, 제3 매립층(340)의 증착시의 E/D ratio는 제2 매립층(330)의 E/D ratio보다 낮게 하는 것이 바람직하다. 이는 공정 진행중의 에칭 속도를 낮춤으로써, 트렌치 입구에서의 재증착에 의한 오버-행을 억제하기 위함이다. 제3 매립층(340)의 E/D ratio는, 제2 매립층(330)이 형성된 트렌치(312)의 종횡비의 상태에서 보이드없이 트렌치가 완전하게 매립될 수 있을 정도의 값으로 하는 것이 바람직하다. 제3 매립층(340)을 형성함에 있어서, 원하는 전체 절연막의 두께를 달성할 때까지 절연물을 증착하여 트렌치(312)를 완전히 매립하여야 한다.Referring to Figure 3c, the in-situ process, by using a high density plasma chemical vapor deposition method, depositing an insulating material on top of the trench the second buried layer 330 are formed to form a third buried layer (340). At this time, it is preferable that the element of the deposition process is appropriately changed so that the E / D ratio during deposition of the third buried layer 340 is lower than the E / D ratio of the second buried layer 330. This is to suppress the over-hang by redeposition at the trench inlet by lowering the etching rate during the process. The E / D ratio of the third buried layer 340 is preferably such that the trench can be completely filled without voids in the aspect ratio of the trench 312 in which the second buried layer 330 is formed. In forming the third buried layer 340, the trench 312 must be completely filled by depositing an insulator until the desired thickness of the entire insulating film is achieved.
본 발명에 의하여, 종횡비가 3:1이상인 트렌치가 보이드없이 완전하게 매립될 수 있다.According to the present invention, trenches having an aspect ratio of 3: 1 or more can be completely filled without voids.
제2 실시예Second embodiment
도 4a 내지 도 4d는 본 발명에 의하여 게이트가 형성된 반도체 기판위에 층간절연막을 형성하는 공정을 순차적으로 도시한 단면도들이다.4A through 4D are cross-sectional views sequentially illustrating a process of forming an interlayer insulating film on a gated semiconductor substrate according to the present invention.
도 4a를 참조하면, 반도체 기판(400)위에 게이트전극(412) 및 게이트 스페이서(414)로 이루어진 게이트(410)를 형성한다. 소자가 고집적화됨에 따라, 게이트와 게이트사이가 좁아져서 종횡비가 큰 트렌치 구조를 이루게 된다. Referring to FIG. 4A, a gate 410 including a gate electrode 412 and a gate spacer 414 is formed on a semiconductor substrate 400. As the device becomes more integrated, the gate-gate becomes narrower to form a trench structure having a high aspect ratio.
도 4b를 참조하면, 게이트가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상 증착방법을 이용하여 절연물을 증착함으로써, 제1 층간절연막(420)을 형성한다. 이때, 제1 층간절연막(420)은 게이트들사이의 트렌치의 약 ⅓ 정도의 두께로 형성되는 것이 바람직하다. 또한, 가능한 한 높은 E/D ratio에서 증착공정을 진행하는 것이 바람직하다.Referring to FIG. 4B, the first interlayer insulating film 420 is formed by depositing an insulator on the entire surface of the semiconductor substrate on which the gate is formed by using a high density plasma chemical vapor deposition method. In this case, the first interlayer insulating film 420 may be formed to a thickness of about ⅓ of the trench between the gates. It is also desirable to proceed with the deposition process at the highest E / D ratio as possible.
도 4c를 참조하면, 제1 층간절연막(420)이 형성된 반도체 기판(400)위에 인-시튜 공정으로, 절연물을 증착하여 제2 층간절연막(430)을 형성한다. 이때, 제2 층간절연막(430)의 두께는 트렌치의 약 ⅓ 정도의 두께로 형성되는 것이 바람직하다. 또한, 아르곤 이온에 의하여 에칭된 절연막의 재증착으로 인하여 트렌치의 입구에 오버-행이 발생하는 것을 억제하기 위하여, 제2 절연막(430)의 증착시 E/D ratio는 제1 층간절연막(420)의 E/D ratio보다 낮은 것이 바람직하다. 제2 층간절연막(430)의 형성에 의해 트렌치의 종횡비가 그 전단계의 경우보다 낮아진다.Referring to FIG. 4C, an insulator is deposited on the semiconductor substrate 400 on which the first interlayer insulating layer 420 is formed to form a second interlayer insulating layer 430. At this time, the thickness of the second interlayer insulating film 430 is preferably formed to be about the thickness of the trench. In addition, in order to suppress over-hanging at the inlet of the trench due to redeposition of the insulating film etched by the argon ions, the E / D ratio during the deposition of the second insulating film 430 is equal to the first interlayer insulating film 420. It is preferable that the E / D ratio is lower than. By forming the second interlayer insulating film 430, the aspect ratio of the trench is lower than in the previous step.
도 4d를 참조하면, 제2 층간절연막(430)이 형성된 반도체 기판(400)위에 인-시튜 공정으로, 절연물을 증착함으로써 제3 층간절연막(440)을 형성한다. 이때, 공정 진행중에 절연막의 에칭속도를 늦추어 재증착에 의한 오버-행이 발생하는 것을 억제하기 위하여, 제3 절연막(430)의 증착시 E/D ratio는 제2 층간절연막(420)의 E/D ratio보다 낮은 것이 바람직하다. 제3 층간절연막(440)은 게이트위에 형성하고자 하는 층간절연막의 두께를 달성할 때까지 절연물을 증착한다. Referring to FIG. 4D, the third interlayer insulating layer 440 is formed by depositing an insulator on the semiconductor substrate 400 on which the second interlayer insulating layer 430 is formed. At this time, in order to suppress the over-hang due to redeposition by slowing down the etching rate of the insulating film during the process, the E / D ratio during deposition of the third insulating film 430 is equal to the E / D ratio of the second interlayer insulating film 420. It is preferable that it is lower than D ratio. The third interlayer insulating film 440 deposits an insulator until the thickness of the interlayer insulating film to be formed on the gate is achieved.
본 발명에 의해 게이트와 게이트사이에 3:1이상의 높은 종횡비를 갖는 트렌치가 형성되더라도, 다단계의 고밀도 플라즈마 화학기상 증착방법을 이용하여 보이드없이 완전히 갭-필(gap-fill)하는 층간절연막을 형성할 수 있다. Although a trench having a high aspect ratio of 3: 1 or more is formed between the gate and the gate by the present invention, an interlayer insulating film that is completely gap-filled without voids can be formed using a multi-step high density plasma chemical vapor deposition method. Can be.
앞서 살펴본 본 발명에 의해, 소자와 소자를 분리하기 위한 트렌치가 3:1이상의 종횡비를 갖는 경우, 고밀도 플라즈마 화학기상 증착공정을 다단계로 실시하고 각 단계의 E/D ratio를 달리함으로써, 보이드없이 완전하게 트렌치를 매립할 수 있다.According to the present invention described above, if the trench for separating the device and the device has an aspect ratio of 3: 1 or more, by performing a high density plasma chemical vapor deposition process in multiple stages and by varying the E / D ratio of each step, complete Can fill the trench.
또한, 본 발명에 의해, 게이트들이 조밀하게 형성된 반도체 기판상에, 고밀도 플라즈마 화학기상 증착공정을 다단계로 실시하고 각 단계의 E/D ratio를 달리함으로써, 보이드없이 완전하게 갭-필할수 있는 층간절연막을 형성할 수 있다. In addition, according to the present invention, an interlayer insulating film which can be completely gap-filled without voids by performing a high density plasma chemical vapor deposition process in multiple steps and varying the E / D ratios of each step on a semiconductor substrate on which gates are densely formed. Can be formed.
도 1은 종래의 방법에 의해 트렌치를 매립함에 있어서, 폭이 좁은 트렌치와 폭이 넓은 트렌치의 재증착 정도를 각각 비교하여 도시한 단면도이다.1 is a cross-sectional view showing a comparison between the degree of redeposition of a narrow trench and a wide trench in filling a trench by a conventional method.
도 2는 종래의 트렌치 매립방법에 의해 갭-필된 트렌치를 도시한 단면도이다.2 is a cross-sectional view showing a gap-filled trench by a conventional trench filling method.
도 3a 내지 도3c는 본 발명에 의한 트렌치 매립방법을 순차적으로 도시한 단면도들이다.3A to 3C are cross-sectional views sequentially illustrating a trench filling method according to the present invention.
도 4a 내지 도 4d는 본 발명에 의한 게이트가 형성된 반도체 기판위에 층간절연막을 형성하는 공정을 순차적으로 도시한 단면도들이다. 4A through 4D are cross-sectional views sequentially illustrating a process of forming an interlayer insulating film on a semiconductor substrate on which a gate according to the present invention is formed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0006732A KR100505629B1 (en) | 1999-03-02 | 1999-03-02 | Method for filling a trench |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0006732A KR100505629B1 (en) | 1999-03-02 | 1999-03-02 | Method for filling a trench |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000059285A KR20000059285A (en) | 2000-10-05 |
| KR100505629B1 true KR100505629B1 (en) | 2005-08-03 |
Family
ID=19575307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0006732A KR100505629B1 (en) | 1999-03-02 | 1999-03-02 | Method for filling a trench |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100505629B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11562923B2 (en) * | 2020-05-05 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement including a first electrical insulator layer and a second electrical insulator layer and method of making |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798038B2 (en) * | 2001-09-20 | 2004-09-28 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device with filling insulating film into trench |
| KR100808588B1 (en) * | 2005-12-28 | 2008-02-29 | 주식회사 하이닉스반도체 | Method for gap-filling a insulating layer of semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289247A (en) * | 1996-04-19 | 1997-11-04 | Sony Corp | Formation method of contact |
| KR19980040624A (en) * | 1996-11-29 | 1998-08-17 | 김광호 | Voidless interlayer insulating film formation method |
| KR19980049750A (en) * | 1996-12-20 | 1998-09-15 | 김영환 | Semiconductor device manufacturing method |
| US5874317A (en) * | 1996-06-12 | 1999-02-23 | Advanced Micro Devices, Inc. | Trench isolation for integrated circuits |
| KR19990061043A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Metal wiring formation method of semiconductor device |
-
1999
- 1999-03-02 KR KR10-1999-0006732A patent/KR100505629B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289247A (en) * | 1996-04-19 | 1997-11-04 | Sony Corp | Formation method of contact |
| US5874317A (en) * | 1996-06-12 | 1999-02-23 | Advanced Micro Devices, Inc. | Trench isolation for integrated circuits |
| KR19980040624A (en) * | 1996-11-29 | 1998-08-17 | 김광호 | Voidless interlayer insulating film formation method |
| KR19980049750A (en) * | 1996-12-20 | 1998-09-15 | 김영환 | Semiconductor device manufacturing method |
| KR19990061043A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Metal wiring formation method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11562923B2 (en) * | 2020-05-05 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement including a first electrical insulator layer and a second electrical insulator layer and method of making |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000059285A (en) | 2000-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5275972A (en) | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window | |
| TW200535990A (en) | Forming method of self-aligned contact for semiconductor device | |
| TW201926556A (en) | Method for semiconductor fabrication | |
| US7067364B1 (en) | Gate structures having sidewall spacers using selective deposition and method of forming the same | |
| US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
| US7087515B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
| US6235619B1 (en) | Manufacturing method for reduced semiconductor memory device contact holes with minimal damage to device separation characteristics | |
| KR100505629B1 (en) | Method for filling a trench | |
| KR100252039B1 (en) | Method for forming a self-aligned contact hole | |
| KR100341483B1 (en) | Method of filling gap by using high density plasma oxide | |
| KR100440261B1 (en) | Method of manufacturing a metal line in semiconductor device | |
| KR20010058645A (en) | Method for forming IPO of semiconductor device | |
| KR100314809B1 (en) | A method for forming damascene gate of semiconductor device | |
| JP2702007B2 (en) | Method for manufacturing semiconductor device | |
| KR20020092682A (en) | Method of Forming Dielectric layer in Semiconductor Device | |
| JP4344412B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| KR100670670B1 (en) | A method for fabricating semiconductor device with landing plug contact structure | |
| JP3849952B2 (en) | Manufacturing method of semiconductor structure for MOS transistor | |
| US20100029072A1 (en) | Methods of Forming Electrical Interconnects Using Thin Electrically Insulating Liners in Contact Holes | |
| KR100521417B1 (en) | Method for fabricating semiconductor device | |
| KR100379540B1 (en) | method for manufacturing of semiconductor device | |
| JP3070564B2 (en) | Method for manufacturing semiconductor device | |
| KR20050000871A (en) | Gap fill enhancing method using high density plasma | |
| KR100695483B1 (en) | Method of forming metal contact in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080701 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |