KR100500468B1 - Test Mode Control Circuit of Semiconductor Device - Google Patents
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Abstract
개시된 테스트 모드 제어회로는 반도체 장치에서 칩을 패키지한 후에 사용하지 않는 NC 핀을 이용하여 테스트 제어 로직부를 테스트 모드로 진입 및 테스트 동작을 수행하게 하고, 테스트가 완료되었을 경우에 테스트 제어 로직부를 디스에이블시키고 NC 핀을 원래의 상태로 복귀시키는 것이다.The disclosed test mode control circuit allows a test control logic unit to enter a test mode and perform a test operation by using an unused NC pin after packaging a chip in a semiconductor device, and disables the test control logic unit when the test is completed. And return the NC pin to its original state.
본 발명은 칩을 패키지할 경우에 NC 핀과 전기적으로 연결되는 NC 패드와 테스트 제어 로직부의 사이에 퓨즈를 구비하고, 퓨즈와 테스트 제어 로직부의 사이에는 테스트가 완료될 경우에 퓨즈를 절단하고 전류 구동 능력이 퓨즈를 절단할 수 있을 정도로 높은 퓨즈 절단용 로직부와, 퓨즈가 절단될 경우에 테스트 제어 로직부를 디스에이블 상태로 만들고 퓨즈를 절단할 수 없도록 전류 구동 능력이 낮은 디스에이블용 로직부가 구비되어, 반도체 장치를 테스트할 경우에 퓨즈 절단용 로직부가 동작되지 않도록 한 상태에서 NC 패드 및 퓨즈를 통해 테스트 제어 로직부에 고전위를 인가하여 테스트 모드로 진입 및 테스트 동작을 수행하게 하고, 테스트 동작이 완료되었을 경우에 퓨즈 절단용 로직부가 동작되도록 하여 퓨즈가 과전류로 절단되게 하며, 퓨즈가 절단될 경우에 디스에이블용 로직부가 테스트 제어 로직부에 저전위가 인가하여 디스에이블시킨다.The present invention has a fuse between the NC pad and the test control logic unit electrically connected to the NC pin when packaging the chip, and when the test is completed between the fuse and the test control logic unit to cut the fuse and drive the current A fuse cutting logic section high enough to cut the fuse, and a disable logic section having a low current driving capability so that the test control logic section is disabled when the fuse is cut and the fuse cannot be cut. When the semiconductor device is tested, the high voltage is applied to the test control logic through the NC pad and the fuse to prevent the fuse cutting logic from operating, thereby entering the test mode and performing the test operation. When completed, the fuse cutting logic unit is operated so that the fuse is cut by overcurrent. When is cut off, the disabling logic unit disables by applying a low potential to the test control logic unit.
Description
본 발명은 반도체 장치에서 칩을 패키지(package)한 후 사용하지 않는 핀(no connection pin : 이하, 'NC 핀'이라고 약칭함)을 이용하여 제어 로직부를 테스트 모드로 진입 및 테스트 모드 동작을 수행하도록 하는 반도체 장치의 테스트 모드 제어회로에 관한 것이다.In the present invention, after the chip is packaged in the semiconductor device, the control logic unit enters the test mode and performs a test mode operation using a no connection pin (hereinafter, referred to as an “NC pin”). It relates to a test mode control circuit of a semiconductor device.
일반적으로 반도체 장치는 웨이퍼에 소정의 회로를 형성하여 칩을 제조하고, 제조한 칩은 강도가 약하고, 외부의 불순물 등에 의해 오염되가 쉬우므로 패키지하여 보호하게 된다.In general, a semiconductor device manufactures a chip by forming a predetermined circuit on a wafer, and the manufactured chip is packaged and protected since the chip is weak in strength and easily contaminated by external impurities.
상기 칩을 패키지하기 전에 테스트해야 되는 것으로서 통상적으로 내부 회로를 이용하여 테스트 모드로 진입 및 테스트하고 있다.Tests are required prior to packaging the chip and are typically entered and tested in test mode using internal circuitry.
칩을 테스트 모드로 진입시키기 위하여 특정 패드에 인에이블 신호를 인가하고 있다.An enable signal is applied to a specific pad to put the chip into test mode.
칩을 테스트한 결과 정상으로 판정될 경우에 이를 패키지하게 된다.If the chip is tested and found to be OK, it will be packaged.
그리고 칩을 패키지한 후에는 신뢰성의 확보 등을 위하여 테스트 모드로 진입하고, MDQ, WPBT 및 BURN IN 등을 테스트할 필요가 있다.After packaging the chip, it is necessary to enter the test mode to ensure reliability, and to test the MDQ, WPBT, and BURN IN.
한편, 웨이퍼 상태의 반도체 장치를 JEDEC 표준 규격에 따라 패키지하고 있다.On the other hand, a semiconductor device in a wafer state is packaged according to the JEDEC standard.
상기 JEDEC 표준 규격에 따르면, 칩과 전기적으로 연결되는 각각의 핀은 용도가 규정되어 있고, 필요없는 핀은 정전 용량이 없고, 또한 전류의 흐름 경로가 발생되지 않게 처리하도록 규정되어 있다.According to the JEDEC standard, each pin electrically connected to the chip is defined for its use, and the pins that are not required are regulated to have no capacitance and to generate a current flow path.
상기 JEDEC 표준 규격에 따라 반도체 장치를 패키지한 후에는 상기 특정 테스트 패드에 연결되는 핀이 구비되지 않는다.After packaging the semiconductor device according to the JEDEC standard, a pin connected to the specific test pad is not provided.
그러므로 반도체 장치를 패키지한 후에는 테스트하지 않고 그대로 출하하거나 또는 칩의 동작과는 무관하게 테스트를 수행하였으므로 패키지 과정에서 불량이 발생한 반도체 장치가 출하되는 경우가 발생하여 제품의 신뢰성을 저하시키는 문제점이 있었다.Therefore, after the semiconductor device is packaged, the test is carried out without testing or irrespective of the operation of the chip. Therefore, there is a problem in that a defective semiconductor device is shipped during the packaging process, thereby lowering the reliability of the product. .
따라서 본 발명의 목적은 반도체 장치에서 사용하지 않는 NC 핀을 이용하여 패키지한 칩을 테스트 모드로 진입 및 테스트할 수 있도록 하는 반도체 장치의 테스트 모드 제어회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a test mode control circuit of a semiconductor device that allows a chip packaged using an NC pin not used in the semiconductor device to enter and test a test mode.
본 발명의 다른 목적은 패키지한 칩의 테스트를 완료한 후에는 NC 핀을 원래의 NC 핀의 상태로 변환시킬 수 있는 반도체 장치의 테스트 모드 제어회로를 제공하는 데 있다.Another object of the present invention is to provide a test mode control circuit of a semiconductor device capable of converting an NC pin into a state of an original NC pin after testing of a packaged chip is completed.
이러한 목적을 달성하기 위한 본 발명의 테스트 모드 제어회로에 따르면, 칩을 패키지할 경우에 NC 핀과 전기적으로 연결되는 NC 패드와 테스트 제어 로직부의 사이에 퓨즈를 구비하고, 퓨즈와 테스트 제어 로직부의 사이에는 테스트가 완료될 경우에 퓨즈를 절단하고 전류 구동 능력이 퓨즈를 절단할 수 있을 정도로 높은 퓨즈 절단용 로직부와, 퓨즈가 절단될 경우에 테스트 제어 로직부를 디스에이블 상태로 만들고 퓨즈를 절단할 수 없도록 전류 구동 능력이 낮은 디스에이블용 로직부가 구비된다.According to the test mode control circuit of the present invention for achieving the above object, when the chip is packaged, a fuse is provided between the NC pad electrically connected to the NC pin and the test control logic unit, and between the fuse and the test control logic unit. The fuse can be disconnected when the test is completed and the current driving capability is high enough to cut the fuse, and the test control logic can be disabled and the fuse cut when the fuse is cut. The logic unit for disabling a low current driving capability is provided so that it is low.
칩을 패키지한 후 테스트할 경우에 퓨즈 절단용 로직부가 동작되지 않도록 한 상태에서 NC 패드 및 퓨즈를 통해 테스트 제어 로직부에 고전위를 인가하여 테스트 모드로 진입 및 테스트 동작을 수행하게 하고, 테스트 동작이 완료되었을 경우에 퓨즈 절단용 로직부가 동작되도록 하여 퓨즈가 과전류로 절단되게 하며, 퓨즈가 절단될 경우에 디스에이블용 로직부가 테스트 제어 로직부에 저전위가 인가되도록 하여 디스에이블시킨다.When testing after packaging the chip, the high voltage is applied to the test control logic through the NC pad and the fuse to prevent the fuse cutting logic from operating and then enters the test mode and performs the test operation. When this is completed, the fuse cutting logic unit is operated so that the fuse is cut by overcurrent, and when the fuse is cut, the disabling logic unit is enabled by applying a low potential to the test control logic unit.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 테스트 모드 제어회로를 상세히 설명한다.Hereinafter, a test mode control circuit of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 테스트 모드 제어회로의 일 실시 예를 보인 회로도이다.1 is a circuit diagram showing an embodiment of a test mode control circuit of the present invention.
여기서, 부호 10은 패키지할 경우에 NC 핀(도면에 도시되지 않았음)에 전기적으로 연결되는 NC 패드이고, 부호 20은 칩을 테스트하는 테스트 제어 로직부이다.Here, reference numeral 10 denotes an NC pad electrically connected to an NC pin (not shown) when packaged, and reference numeral 20 denotes a test control logic unit for testing a chip.
상기 테스트 제어 로직부(20)는 입력단자에 저전위가 인가될 경우에 디스에이블되고, 고전위가 인가될 경우에 인에이블되어 테스트 모드로 진입 및 테스트 동작을 수행한다.The test control logic unit 20 is disabled when a low potential is applied to an input terminal, and is enabled when a high potential is applied to enter the test mode and perform a test operation.
부호 30은 상기 NC 패드(10) 및 테스트 제어 로직부(20)의 사이에 직렬 연결되는 퓨즈이다.Reference numeral 30 denotes a fuse connected in series between the NC pad 10 and the test control logic unit 20.
상기 퓨즈(30)는 테스트 모드일 경우에 상기 NC 패드(10)에 인가된 신호를 통과시켜 테스트 제어 로직부(20)로 입력시키고, 테스트 모드가 종료될 경우에 절단되어 NC 패드(10)를 퓨즈(30)의 후단에 구비된 회로들과 전기적으로 분리시키게 된다.The fuse 30 passes the signal applied to the NC pad 10 in the test mode and inputs it to the test control logic unit 20. When the test mode ends, the fuse 30 is cut and the NC pad 10 is closed. It is electrically separated from the circuits provided at the rear end of the fuse 30.
부호 40은 칩의 테스트가 완료되었을 경우에 상기 퓨즈(30)를 절단하기 위한 퓨즈 절단용 로직부이다.Reference numeral 40 is a fuse cutting logic unit for cutting the fuse 30 when the test of the chip is completed.
상기 퓨즈 절단용 로직부(40)는 상기 퓨즈(30)를 절단할 수 있도록 전류 구동 능력이 높은 MOS 트랜지스터(FET1)를 사용하는 것으로서 MOS 트랜지스터(FET1)의 게이트에 제어신호(P1)가 인가되게 접속되고, 드레인이 상기 퓨즈(30) 및 테스트 제어 로직부(20)의 접속점에 접속되며, 소스는 접지된다.The fuse cutting logic unit 40 uses the MOS transistor FET1 having a high current driving capability to cut the fuse 30 so that the control signal P1 is applied to the gate of the MOS transistor FET1. The drain is connected to the connection point of the fuse 30 and the test control logic section 20, and the source is grounded.
부호 50은 테스트 모드가 완료되어 퓨즈(30)를 절단하였을 경우에 상기 테스트 제어 로직부(20)의 입력단자에 저전위를 인가하여 디스에이블 상태로 되게 하는 디스에이블용 로직부이다.Reference numeral 50 is a logic unit for disabling which applies a low potential to an input terminal of the test control logic unit 20 when the test mode is completed and cuts the fuse 30 so as to be in a disabled state.
상기 디스에이블용 로직부(50)는, 상기 퓨즈(30)를 절단할 수 없도록 전류 구동 능력이 낮은 MOS 트랜지스터(FET2)를 사용하는 것으로 MOS 트랜지스터(FET2)의 게이트에 전원(B+)이 인가되고, 드레인이 상기 MOS 트랜지스터(FET1)의 드레인, 퓨즈(30) 및 테스트 제어 로직부(20)의 접속점에 접속되며, 소스는 접지된다.The disable logic unit 50 uses a MOS transistor FET2 having a low current driving capability so that the fuse 30 cannot be cut, and a power supply B + is applied to a gate of the MOS transistor FET2. The drain is connected to the connection point of the drain of the MOS transistor FET1, the fuse 30 and the test control logic section 20, and the source is grounded.
이와 같이 구성된 본 발명의 테스트 모드 제어회로는 전원(B+)이 인가된 상태에서 디스에이블용 로직부(50)의 MOS 트랜지스터(FET2)의 게이트에는 전원(B+)이 인가되어 그가 도통 상태로 된다.In the test mode control circuit of the present invention configured as described above, the power source B + is applied to the gate of the MOS transistor FET2 of the disable logic unit 50 in the state where the power source B + is applied, thereby bringing it into a conductive state.
이와 같은 상태에서 NC 핀에 고전위를 인가하면, NC핀과 전기적으로 연결된 NC 패드(10)의 전위가 고전위로 되고, NC 패드(10)의 고전위는 퓨즈(30)를 통해 테스트 제어 로직부(20)의 입력단자로 인가된다.In this state, when the high potential is applied to the NC pin, the potential of the NC pad 10 electrically connected to the NC pin becomes a high potential, and the high potential of the NC pad 10 is connected to the test control logic through the fuse 30. It is applied to the input terminal of (20).
그러면, 테스트 제어 로직부(20)가 테스트 모드로 진입하여 소정의 테스트 동작을 수행하게 된다.Then, the test control logic unit 20 enters the test mode to perform a predetermined test operation.
이 때, 디스에이블용 로직부(50)의 MOS 트랜지스터(FET2)는 전류 구동 능력이 낮으므로 퓨즈(30)로 과전류가 흐르지 않아 절단되지 않는다.At this time, since the MOS transistor FET2 of the disable logic unit 50 has a low current driving capability, an overcurrent does not flow into the fuse 30 and is not cut.
이와 같은 상태에서 테스트 동작이 완료되고, 퓨즈(30)를 절단할 경우에 NC 핀에 고전위를 인가하여 NC 패드(10)가 고전위로 되게 하고, 퓨즈 절단용 로직부(40)의 MOS 트랜지스터(FET1)의 게이트에 고전위의 제어신호(P1)를 인가하여 그가 도통 상태로 되게 한다.In this state, when the test operation is completed, when the fuse 30 is cut, a high potential is applied to the NC pin so that the NC pad 10 becomes a high potential, and the MOS transistor of the logic part 40 for cutting the fuse ( A high potential control signal P1 is applied to the gate of FET1 so that it is in a conductive state.
그러면, NC 패드(10)의 고전위가 퓨즈(30) 및 MOS 트랜지스터(FET1)를 통해 접지로 흐르게 된다.Then, the high potential of the NC pad 10 flows to the ground through the fuse 30 and the MOS transistor FET1.
상기 MOS 트랜지스터(FET1)는 전류 구동 능력이 높은 것으로서 MOS 트랜지스터(FET1)가 도통 상태로 됨에 따라 퓨즈(30)에는 과전류가 흐르게 되어 절단된다.The MOS transistor FET1 has a high current driving capability. As the MOS transistor FET1 is in a conductive state, an overcurrent flows through the fuse 30 and is cut.
이와 같이 퓨즈(30)가 절단되면, NC 패드(10)에 인가되는 전위가 차단되어 테스트 제어 로직부(20)에 인가되지 않는다.When the fuse 30 is cut in this manner, the potential applied to the NC pad 10 is cut off and is not applied to the test control logic unit 20.
이 때, 상기한 바와 같이 디스에이블용 로직부(50)의 MOS 트랜지스터(FET2)는 계속 도통 상태를 유지하는 것으로서 테스트 제어 로직부(20)의 입력단자의 전위가 MOS 트랜지스터(FET2)를 통해 접지되어 저전위로 되고, 이로 인하여 테스트 제어 로직부(20)는 디스에이블 상태로 되어 동작하지 않게 된다.At this time, as described above, the MOS transistor FET2 of the disable logic unit 50 remains in a conductive state, and the potential of the input terminal of the test control logic unit 20 is grounded through the MOS transistor FET2. This results in a low potential, which causes the test control logic unit 20 to be in a disabled state and not operate.
도 2는 본 발명의 테스트 모드 제어회로의 다른 실시 예를 보인 회로도이다.2 is a circuit diagram showing another embodiment of a test mode control circuit of the present invention.
이에 도시된 바와 같이 본 발명의 다른 실시 예는 드레인과 게이트를 각기 연결하여 다이오드로 동작하게 한 복수의 MOS 트랜지스터(FET11∼FET1N)를 테스트 제어 로직부(20) 및 퓨즈(30)의 접속점과 접지 사이에 직렬로 연결하였다.As shown in the drawing, another embodiment of the present invention provides a plurality of MOS transistors FET11 to FET1N, each of which connects a drain and a gate to operate as a diode, and a connection point and ground of the test control logic unit 20 and the fuse 30. Connected in series between.
이와 같이 구성된 본 발명의 다른 실시예는 테스트 제어 로직부(20)를 테스트 모드로 진입시켜 테스트 동작을 수행할 경우에 NC 패드(10)에 고전위를 인가한다.Another embodiment of the present invention configured as described above applies the high potential to the NC pad 10 when the test control logic unit 20 enters the test mode and performs a test operation.
그러면, NC 패드(10)의 고전위가 퓨즈(30)를 통해 테스트 제어 로직부(20)로 입력되어 테스트 제어 로직부(20)는 테스트 모드로 진입 및 테스트 동작을 수행한다.Then, the high potential of the NC pad 10 is input to the test control logic unit 20 through the fuse 30 so that the test control logic unit 20 enters the test mode and performs a test operation.
여기서, 테스트 제어 로직부(20)를 테스트 모드로 진입시킬 경우에 NC 패드(10)에 인가되는 전압이 복수의 MOS 트랜지스터(FET11∼FET1N)의 합성 문턱 전압(threshold voltage)보다 높게 되면, MOS 트랜지스터(FET11∼FET1N)가 모두 도통 상태로 되고, 퓨즈(30)로 과전류가 흘러 절단되게 된다.Here, when the test control logic unit 20 enters the test mode, when the voltage applied to the NC pad 10 is higher than the combined threshold voltage of the plurality of MOS transistors FET11 to FET1N, the MOS transistor All of the FETs 11 to FET1 are in a conductive state, and an overcurrent flows through the fuse 30 to be cut off.
그러므로 테스트 제어 로직부(20)를 테스트 모드로 진입시킬 경우에 NC 패드(10)에 인가되는 전압은 복수의 MOS 트랜지스터(FET11∼FET1N)의 합성 문턱 전압보다 낮은 전압을 인가하여 테스트한다.Therefore, when the test control logic unit 20 enters the test mode, the voltage applied to the NC pad 10 is tested by applying a voltage lower than the synthesis threshold voltage of the plurality of MOS transistors FET11 to FET1N.
그리고 테스트가 완료되고, 퓨즈(30)를 절단할 경우에는 NC 패드(10)에 복수의 MOS 트랜지스터(FET11∼FET1N)의 합성 문턱 전압보다 높은 전압을 인가한다.When the test is completed and the fuse 30 is cut off, a voltage higher than the synthesis threshold voltage of the plurality of MOS transistors FET11 to FET1N is applied to the NC pad 10.
그러면, MOS 트랜지스터(FET11∼FET1N)가 모두 도통 상태로 되고, 퓨즈(30)에는 과전류가 흘러 절단된다.As a result, all of the MOS transistors FET11 to FET1N are in a conductive state, and an overcurrent flows through the fuse 30 to cut it.
이상에서와 같이 본 발명에 따르면, 칩을 패키지한 후 사용하지 않는 NC 핀을 이용하여 테스트 모드로 진입 및 테스트 동작을 수행하고, 테스트 동작이 완료되었을 경우에 원래의 NC 핀 상태로 복귀시키는 것으로서 패키지한 반도체 장치를 테스트한 후 출하하여 불량이 발생한 반도체 장치의 출하를 미연에 방지할 수 있고, 이로 인하여 제품의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, after the chip is packaged, a test mode is entered and a test operation is performed using an unused NC pin, and the package is returned to the original NC pin state when the test operation is completed. After testing a semiconductor device, it is possible to prevent shipment of a semiconductor device in which a defect occurs, thereby improving the reliability of the product.
도 1은 본 발명의 테스트 모드 제어회로의 일 실시 예를 보인 회로도,1 is a circuit diagram showing an embodiment of a test mode control circuit of the present invention;
도 2는 본 발명의 테스트 모드 제어회로의 다른 실시 예를 보인 회로도이다.2 is a circuit diagram showing another embodiment of a test mode control circuit of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings
10 : NC 패드 20 : 테스트 제어 로직부10: NC pad 20: test control logic section
30 : 퓨즈 40 : 퓨즈 절단용 로직부30: fuse 40: logic section for cutting fuse
50 : 테스트 정지용 로직부50: logic part for test stop
FET1, FET2, FET11∼FET1N : MOS 트랜지스터FET1, FET2, FET11 to FET1N: MOS transistor
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- 1998-05-27 KR KR1019980019237A patent/KR100500468B1/en not_active IP Right Cessation
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