KR100500416B1 - Method of manufacturing a pad in a semiconductor device - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 패드 제조 방법은 패드상에 상호 제1 설정 간격을 각각 두고 매트릭스 형태로 배치되는 다수의 제1 메탈 블록들을 형성하는 단계; 상기 제1 메탈 블록들을 포함하는 전체구조 상부에 SOG(Spin On Glass)층인 제1 내지 제3 절연막들을 순차적으로 형성하여, 상기 제1 내지 제3 절연막들을 포함하는 제1 IMD 막을 형성하는 단계; 상기 제1 메탈 블록들 사이의 일부 영역들의 상기 제1 IMD 막에 다수의 제1 비아홀들을 형성하는 단계; 상기 제1 비아홀들과 각각 연결되고, 상호 제2 설정 간격을 각각 두고 매트릭스 형태로 배치되는 다수의 제2 메탈 블록들을 형성하는 단계; 상기 제2 메탈 블록들을 포함하는 전체구조 상부에 상기 SOG층인 제4 내지 제6 절연막들을 순차적으로 형성하여, 상기 제4 내지 제6 절연막들을 포함하는 제2 IMD 막을 형성하는 단계; 상기 제1 메탈 블록들과 상기 제2 메탈 블록들 사이의 영역들 중 일부의 상기 제2 IMD 막에 다수의 제2 비아홀들을 형성하는 단계; 및 상기 제2 비아홀들과 각각 연결되고, 상기 제2 메탈 블록들 전체 영역에 대응하는 상기 제2 IMD 막 상부를 덮는 제3 메탈 블록을 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a pad of a semiconductor device, the method including: forming a plurality of first metal blocks disposed in a matrix form on a pad at a first predetermined interval; Sequentially forming first to third insulating layers, which are SOG layers, on the entire structure including the first metal blocks, to form a first IMD layer including the first to third insulating layers; Forming a plurality of first via holes in the first IMD film of some regions between the first metal blocks; Forming a plurality of second metal blocks respectively connected to the first via holes and arranged in a matrix form at a second interval from each other; Sequentially forming fourth to sixth insulating layers, which are the SOG layers, on the entire structure including the second metal blocks to form a second IMD layer including the fourth to sixth insulating layers; Forming a plurality of second via holes in the second IMD film of some of the regions between the first metal blocks and the second metal blocks; And forming a third metal block connected to the second via holes, respectively, and covering an upper portion of the second IMD layer corresponding to the entire area of the second metal blocks.

Description

반도체 소자의 패드 제조 방법{Method of manufacturing a pad in a semiconductor device} Method of manufacturing a pad of a semiconductor device

본 발명은 반도체 소자의 패드 제조 방법에 관한 것으로, 특히 μ-BGA 패키지시 발생되는 필 오프(Peel-off) 현상을 방지 할 수 있는 반도체 소자의 패드 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a pad of a semiconductor device, and more particularly, to a method for manufacturing a pad of a semiconductor device capable of preventing a peel-off phenomenon generated in a μ-BGA package.

종래의 패드 구조는 메탈층 사이에 IMD(Inter-Metal Dielectric) 가 형성된 구조로서 패드하지 않은 메탈상에 SOG 가 증착 두께와 동일하게 남아있으며 패드하지 않은 메탈에 의해 본딩시 패드상에 가해지는 힘 전달이 차단된다. 그로 인하여 필 오프 현상이 발생된다. 또한, 종래의 패드 구조에서는 SOG층 제거시 마스크가 필요하고 본딩시 패드에 가해지는 힘의 분산이 어려우며 패드 하지층 형성시 동일 힘을 가할 때 본딩력(Bondingability)이 떨어지는 단점이 있다.Conventional pad structure is a structure in which inter-metal dielectric (IMD) is formed between metal layers, and SOG remains the same as the deposition thickness on the non-pad metal and transfers the force applied on the pad when bonding by the non-pad metal. Is blocked. As a result, a peel off phenomenon occurs. In addition, in the conventional pad structure, a mask is required to remove the SOG layer, it is difficult to disperse the force applied to the pad during bonding, and bonding strength is inferior when the same force is applied when the pad underlayer is formed.

따라서 본 발명은 상술한 단점을 해소 할 수 있는 반도체 소자의 패드 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a pad of a semiconductor device which can solve the above-mentioned disadvantages.

본 발명의 다른 목적은 메탈 사이의 SOG(UC/TC)층을 최소화 하는데 있다.Another object of the present invention is to minimize the SOG (UC / TC) layer between the metal.

본 발명의 또 다른 목적은 SOG층의 제 1 메탈은 최소 폭보다 스페이스를 넓게 형성하고 제 2 메탈은 최소 폭보다 스페이스를 좁게 형성한 다음 제 1 및 제 2 비아홀을 이용하여 메탈간 SOG를 제거하므로써 본딩시 가해지는 힘 분산을 극대화하는데 있다. It is still another object of the present invention that the first metal of the SOG layer forms a wider space than the minimum width, and the second metal forms a narrower space than the minimum width, and then removes the intermetallic SOG using the first and second via holes. It is to maximize the force distribution applied during bonding.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 패드 제조 방법은 패드상에 상호 제1 설정 간격을 각각 두고 매트릭스(matrix) 형태로 배치되는 다수의 제1 메탈 블록들을 형성하는 단계; 상기 제1 메탈 블록들을 포함하는 전체구조 상부에 SOG(Spin On Glass)층인 제1 내지 제3 절연막들을 순차적으로 형성하여, 상기 제1 내지 제3 절연막들을 포함하는 제1 IMD 막을 형성하는 단계; 상기 제1 메탈 블록들 사이의 일부 영역들의 상기 제1 IMD 막에 다수의 제1 비아홀들을 형성하는 단계; 상기 제1 비아홀들과 각각 연결되고, 상호 제2 설정 간격을 각각 두고 매트릭스 형태로 배치되는 다수의 제2 메탈 블록들을 형성하는 단계; 상기 제2 메탈 블록들을 포함하는 전체구조 상부에 상기 SOG층인 제4 내지 제6 절연막들을 순차적으로 형성하여, 상기 제4 내지 제6 절연막들을 포함하는 제2 IMD 막을 형성하는 단계; 상기 제1 메탈 블록들과 상기 제2 메탈 블록들 사이의 영역들 중 일부의 상기 제2 IMD 막에 다수의 제2 비아홀들을 형성하는 단계; 및 상기 제2 비아홀들과 각각 연결되고, 상기 제2 메탈 블록들 전체 영역에 대응하는 상기 제2 IMD 막 상부를 덮는 제3 메탈 블록을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a pad of a semiconductor device, the method including: forming a plurality of first metal blocks disposed in a matrix form on a pad at a first predetermined interval; Sequentially forming first to third insulating layers, which are SOG layers, on the entire structure including the first metal blocks, to form a first IMD layer including the first to third insulating layers; Forming a plurality of first via holes in the first IMD film of some regions between the first metal blocks; Forming a plurality of second metal blocks respectively connected to the first via holes and arranged in a matrix form at a second interval from each other; Sequentially forming fourth to sixth insulating layers, which are the SOG layers, on the entire structure including the second metal blocks to form a second IMD layer including the fourth to sixth insulating layers; Forming a plurality of second via holes in the second IMD film of some of the regions between the first metal blocks and the second metal blocks; And forming a third metal block connected to the second via holes, respectively, and covering an upper portion of the second IMD layer corresponding to the entire area of the second metal blocks.

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상기 제1 및 제2 메탈 블록들 각각이 정사각형으로 형성되며, 상기 제2 메탈 블록의 폭은 상기 제1 설정 간격보다 크게 형성된다. Each of the first and second metal blocks is formed in a square shape, and the width of the second metal block is greater than the first predetermined interval.

상기 제2 메탈 블록들과 상기 제1 메탈 블록들은 상기 패드의 대각선 방향으로 서로 교번적으로 형성되는 것이 바람직하다.Preferably, the second metal blocks and the first metal blocks are alternately formed with each other in a diagonal direction of the pad.

상기 제1 메탈 블록의 폭은 상기 제1 설정 간격보다 작게 형성되고, 상기 제2 메탈 블록의 폭은 상기 제2 설정 간격보다 크게 형성된다.The width of the first metal block is formed smaller than the first set interval, and the width of the second metal block is formed larger than the second set interval.

상기 제1 및 제2 비아홀들 각각은 상기 제1 메탈 블록의 폭 보다 크게 형성되고, 상기 제1 메탈 블록이 상기 제2 메탈 블록보다 작게 형성된다.Each of the first and second via holes is formed larger than the width of the first metal block, and the first metal block is formed smaller than the second metal block.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 소자의 패드 제조 방법을 설명하기 위한 단면도이고, 도 2 및 도 3은 본 발명에 따른 반도체 소자의 패스 제조 방법을 설명하기 위한 평면도이다.1 is a cross-sectional view illustrating a method for manufacturing a pad of a semiconductor device according to the present invention, and FIGS. 2 and 3 are plan views illustrating a method for manufacturing a pass of a semiconductor device according to the present invention.

도 1의 (a)를 참고하면, 패드(10)상에 상호 제1 설정 간격(D1)을 각각 두고 매트릭스 형태로 배치되는 다수의 제1 메탈 블록들(20)이 형성된다.Referring to FIG. 1A, a plurality of first metal blocks 20 are formed on the pad 10 in a matrix form with a first set interval D1 therebetween.

도 1의 (b)를 참고하면, 상기 제1 메탈 블록들(20)을 포함하는 전체구조 상부에 SOG(Spin On Glass)층인 제1 내지 제3 절연막들(30, 40, 50)이 순차적으로 형성되어, 상기 제1 내지 제3 절연막들(30, 40, 50)을 포함하는 제1 IMD 막(60)이 형성된다.Referring to FIG. 1B, first to third insulating layers 30, 40, and 50, which are a spin on glass (SOG) layer, are sequentially formed on an entire structure including the first metal blocks 20. The first IMD layer 60 including the first to third insulating layers 30, 40, and 50 is formed.

도 1의 (c)를 참고하면, 상기 제1 메탈 블록들(20) 사이의 일부 영역들의 상기 제1 IMD 막(60)에 다수의 제1 비아홀들(70)이 형성된다. 그 후, 상기 제1 비아홀들(70)과 각각 연결되고, 상호 제2 설정 간격(D2)을 각각 두고 매트릭스 형태로 배치되는 다수의 제2 메탈 블록들(80)이 형성된다.Referring to FIG. 1C, a plurality of first via holes 70 is formed in the first IMD layer 60 in some regions between the first metal blocks 20. Thereafter, a plurality of second metal blocks 80 connected to the first via holes 70 and disposed in a matrix form with a second set interval D2 therebetween are formed.

도 1의 (d)를 참고하면, 상기 제2 메탈 블록들(80)을 포함하는 전체구조 상부에 상기 SOG층인 제4 내지 제6 절연막들(90, 100, 110)이 순차적으로 형성되어, 상기 제4 내지 제6 절연막들(90, 100, 110)을 포함하는 제2 IMD 막(120)이 형성된다.Referring to FIG. 1D, fourth to sixth insulating layers 90, 100, and 110, which are the SOG layers, are sequentially formed on the entire structure including the second metal blocks 80. The second IMD film 120 including the fourth to sixth insulating layers 90, 100, and 110 is formed.

도 1의 (e)를 참고하면, 상기 제1 메탈 블록들(20)과 상기 제2 메탈 블록들(80) 사이의 영역들 중 일부의 상기 제2 IMD 막(120)에 다수의 제2 비아홀들(130)이 형성된다. 그 후, 도 1의 (e)와 도 3에서 참고되는 것과 같이, 상기 제2 비아홀들(130)과 연결되고, 상기 제2 메탈 블록들(80) 전체 영역에 대응하는 상기 제2 IMD 막(120) 상부를 덮는 제3 메탈 블록(140)이 형성됨으로써, 패드가 완성된다.Referring to FIG. 1E, a plurality of second via holes are formed in the second IMD film 120 of some of the regions between the first metal blocks 20 and the second metal blocks 80. Fields 130 are formed. Thereafter, as described with reference to FIGS. 1E and 3, the second IMD layer connected to the second via holes 130 and corresponding to the entire area of the second metal blocks 80 may be formed. 120, the third metal block 140 is formed to cover the upper portion, the pad is completed.

상기 제1 및 제2 메탈 블록들(20, 80)은 도 2에 도시된 바와 같이 각각 정사각형으로 형성되며, 상기 제2 메탈 블록들(80) 각각의 폭(W2)은 상기 제1 설정 간격(D1)보다 크게 형성된다. 또한, 상기 제2 메탈 블록들(80)과 상기 제1 메탈 블록들(20)은 상기 패드(10)의 대각선 방향으로 서로 교번적으로 형성되는 것이 바람직하다.As shown in FIG. 2, the first and second metal blocks 20 and 80 are formed in a square shape, and the width W2 of each of the second metal blocks 80 is defined as the first set interval ( It is formed larger than D1). In addition, the second metal blocks 80 and the first metal blocks 20 may be formed alternately with each other in a diagonal direction of the pad 10.

더욱이, 상기 제1 메탈 블록들(20) 각각의 폭(W1)은 상기 제1 설정 간격(D1)보다 작게 형성되는 것이 좋은 반면에 상기 제2 메탈 블록들(80) 각각의 폭(W2)은 상기 제1 설정 간격(D1)보다 크게 형성되는 것이 좋다. 또한, 상기 제1 및 제2 비아홀들(70, 130) 각각은 상기 제1 메탈 블록들(20) 각각의 폭(W1)보다 크게 형성되는 것이 바람직하며 상기 제 1 메탈 블록들(20)이 각각 상기 제2 메탈 블록들(80)보다 작게 형성되는 것이 바람직하다. Furthermore, the width W1 of each of the first metal blocks 20 may be smaller than the first set interval D1, while the width W2 of each of the second metal blocks 80 may be formed. It is preferable to be formed larger than the first set interval (D1). In addition, each of the first and second via holes 70 and 130 may be formed to be larger than the width W1 of each of the first metal blocks 20, and each of the first metal blocks 20 may be formed. It is preferable to form smaller than the second metal blocks 80.

상술한 바와 같이 본 발명에 의하면 μ-BGA 패키지시 문제가 되는 메탈 필 오프 현상을 개선하고 풀업시 발생되는 본딩력을 개선 할 수 있다.As described above, according to the present invention, it is possible to improve the metal peel-off phenomenon which is a problem in the μ-BGA package and to improve the bonding force generated during the pull-up.

도 1은 본 발명에 따른 반도체 소자의 패드 제조 방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a pad manufacturing method of a semiconductor device according to the present invention.

도 2 및 도 3은 본 발명에 따른 반도체 소자의 패드 제조 방법을 설명하기 위한 평면도.2 and 3 are plan views illustrating a method for manufacturing a pad of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 패드 20: 제 1 메탈 블록10: pad 20: first metal block

30 내지 50: 제 1 내지 제 3 절연막30 to 50: first to third insulating film

60: 제 1 IMD 막 70: 제 1 비아홀60: first IMD film 70: first via hole

80: 제 2 메탈 블록 90 내지 110: 제 4 내지 제 6 절연막80: second metal block 90 to 110: fourth to sixth insulating film

120: 제 2 IMD 막 130: 제 2 비아홀120: second IMD film 130: second via hole

140: 제 3 메탈 블록140: third metal block

Claims (5)

패드상에 상호 제1 설정 간격을 각각 두고 매트릭스 형태로 배치되는 다수의 제1 메탈 블록들을 형성하는 단계;Forming a plurality of first metal blocks arranged in a matrix form on a pad at a first set interval therebetween; 상기 제1 메탈 블록들을 포함하는 전체구조 상부에 SOG(Spin On Glass)층인 제1 내지 제3 절연막들을 순차적으로 형성하여, 상기 제1 내지 제3 절연막들을 포함하는 제1 IMD 막을 형성하는 단계;Sequentially forming first to third insulating layers, which are SOG layers, on the entire structure including the first metal blocks, to form a first IMD layer including the first to third insulating layers; 상기 제1 메탈 블록들 사이의 일부 영역들의 상기 제1 IMD 막에 다수의 제1 비아홀들을 형성하는 단계;Forming a plurality of first via holes in the first IMD film of some regions between the first metal blocks; 상기 제1 비아홀들과 각각 연결되고, 상호 제2 설정 간격을 각각 두고 매트릭스 형태로 배치되는 다수의 제2 메탈 블록들을 형성하는 단계;Forming a plurality of second metal blocks respectively connected to the first via holes and arranged in a matrix form at a second interval from each other; 상기 제2 메탈 블록들을 포함하는 전체구조 상부에 상기 SOG층인 제4 내지 제6 절연막들을 순차적으로 형성하여, 상기 제4 내지 제6 절연막들을 포함하는 제2 IMD 막을 형성하는 단계;Sequentially forming fourth to sixth insulating layers, which are the SOG layers, on the entire structure including the second metal blocks to form a second IMD layer including the fourth to sixth insulating layers; 상기 제1 메탈 블록들과 상기 제2 메탈 블록들 사이의 영역들 중 일부의 상기 제2 IMD 막에 다수의 제2 비아홀들을 형성하는 단계; 및Forming a plurality of second via holes in the second IMD film of some of the regions between the first metal blocks and the second metal blocks; And 상기 제2 비아홀들과 각각 연결되고, 상기 제2 메탈 블록들 전체 영역에 대응하는 상기 제2 IMD 막 상부를 덮는 제3 메탈 블록을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패드 제조 방법.Forming a third metal block connected to the second via holes and covering an upper portion of the second IMD layer corresponding to an entire area of the second metal blocks, respectively; . 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 메탈 블록들 각각이 정사각형으로 형성되며, 상기 제2 메탈 블록의 폭은 상기 제1 설정 간격보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 패드 제조 방법.Wherein each of the first and second metal blocks is formed in a square shape, and a width of the second metal block is greater than the first predetermined interval. 제 1 항에 있어서,The method of claim 1, 상기 제2 메탈 블록들과 상기 제1 메탈 블록들은 상기 패드의 대각선 방향으로 서로 교번적으로 형성되는 것을 특징으로 하는 반도체 소자의 패드 제조 방법.And the second metal blocks and the first metal blocks are alternately formed in a diagonal direction of the pad. 제 1 항에 있어서,The method of claim 1, 상기 제1 메탈 블록의 폭은 상기 제1 설정 간격보다 작게 형성되고, 상기 제2 메탈 블록의 폭은 상기 제2 설정 간격보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 패드 제조 방법.The width of the first metal block is formed smaller than the first set interval, the width of the second metal block is formed larger than the second set interval pad manufacturing method of the semiconductor element. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 비아홀들 각각은 상기 제1 메탈 블록의 폭 보다 크게 형성되고, 상기 제1 메탈 블록이 상기 제2 메탈 블록보다 작게 형성되는 것을 특징으로 하는 반도체 소자의 패드 제조 방법. Each of the first and second via holes is formed larger than the width of the first metal block, and the first metal block is formed smaller than the second metal block.
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