KR100496787B1 - Control method for reducing access time of fast semiconductor memory device and controller - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 위한 컨트롤러에 관한 것으로서, 더 구체적으로는 억세스 시간이 빠른 반도체 장치를 제어하기 위한 컨트롤라에 관한 것으로서, 칼럼 어드레스 스트로브 신호의 상태를 알려주는 스테이트머신을 포함하고, 이로부터 칼럼 어드레스 스트로브 신호의 상태 변화 신호가 1일 때, 클럭신호와 칼럼 어드레스 스트로브 신호의 바이트 인에이블 신호를 조합하여 클럭의 로우 구간에서 활성화되는 칼럼 어드레스 스트로브 신호를 발생하고, 어드레스에 해당되는 데이터들과 로우 어드레스 스트로브 신호, 기입 인에이블 신호, 출력 인에이블 신호를 출력하는 컨트롤러와; 상기 컨트롤러로부터 상기 칼럼 어드레스 스트로브 신호 및 로우 어드레스 스트로브 신호, 기입 인에이블 신호, 출력 인에이블 신호들을 인가받아 상기 어드레스에 해당되는 데이터가 기입되거나, 상기 컨트롤러로 출력되는 반도체 메모리 장치들을 포함한다. 이와 같은 장치에 의해서, 칼럼 어드레스 스트로브 신호의 폭을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a controller for a semiconductor memory device, and more particularly, to a controller for controlling a fast access time semiconductor device, the controller including a state machine for indicating a state of a column address strobe signal. When the state change signal of the column address strobe signal is 1, the clock signal and the byte enable signal of the column address strobe signal are combined to generate a column address strobe signal that is activated in the low period of the clock, and the data corresponding to the address and A controller for outputting a row address strobe signal, a write enable signal, and an output enable signal; And a semiconductor memory device that receives the column address strobe signal, the row address strobe signal, the write enable signal, and the output enable signals from the controller, and writes data corresponding to the address or outputs the data to the controller. By such a device, the width of the column address strobe signal can be reduced.

Description

고속 반도체 메모리 장치의 억세스 시간을 줄이기 위한 제어 방법 및 컨트롤라{control method for reducing access time of fast semiconductor memory device and controller}Control method for reducing access time of fast semiconductor memory device and controller

본 발명은 반도체 메모리 장치(semiconductor memory device)를 제어하기 위한 시스템 장치(system apparatus)에 관한 것으로서, 더 구체적으로는 빠른 억세스 시간(access time)을 갖는 디램을 제어하기 위한 시스템 장치에 관한 것이다.The present invention relates to a system apparatus for controlling a semiconductor memory device, and more particularly, to a system apparatus for controlling a DRAM having a fast access time.

현재 출시되고 있는 EDO DRAM(extended data out dynamic random access memory)의 로우 어드레스 스트로브 신호(RAS)의 억세스 시간(tRAC)이 30ns로 주어지고 있다. 이때 칼럼 어드레스 스트로브 신호(CAS)의 펄스폭(tCAS)은 5ns로 주어지고 있다. 이는 억세스 시간(access time)이 -3일 때가 최선의 경우(best timing case)이다. 상기와 같이 억세스 시간이 빠른 EDO DRAM을 제어하기 위해서는 내부의 클럭 스피드(clock speed)를 빠르게 해야 한다.The access time tRAC of the row address strobe signal RAS of the EDO DRAM (extended data out dynamic random access memory) currently on the market is given as 30ns. At this time, the pulse width tCAS of the column address strobe signal CAS is given as 5 ns. This is the best timing case when the access time is -3. As described above, in order to control the fast access time EDO DRAM, an internal clock speed must be increased.

도 1은 디램 억세스 시간을 제어하는 컨트롤러의 구성을 보여주는 블록도이다.1 is a block diagram illustrating a configuration of a controller for controlling a DRAM access time.

디램의 억세스 시간을 제어하는 컨트롤러(20)를 포함하는 칩(30)은 로우 어드레스 스트로브핀(RAS), 칼럼 어드레스 스트로브핀(CAS), 기입 인에이블핀(WE), 출력 인에이블핀(OE)들과 어드레스(address)와 데이터(data)를 위한 핀들을 구비하고 있다. 그리고 메모리들은 상기 어드레스와 이에 해당되는 데이터를 인가받아 이를 저장하고, 내부 컨트롤러(20)로부터 발생되는 어드레스 신호(addr)에 의해 메모리에 저장된 데이터(data)가 컨트롤러(20)로 전달된다. 도 1에서는 16 비트씩 32 비트의 데이터가 두 개의 메모리에 나누어 저장됨을 보여주고 있다.The chip 30 including the controller 20 controlling the access time of the DRAM includes a row address strobe pin (RAS), a column address strobe pin (CAS), a write enable pin (WE), and an output enable pin (OE). And pins for address and data. The memories receive the address and the data corresponding thereto and store the same, and the data stored in the memory is transferred to the controller 20 by an address signal addr generated from the internal controller 20. 1 shows that 32 bits of data are stored in two memories by 16 bits.

도 2는 반도체 메모리 장치에 인가되는 신호들의 출력타이밍도이다.2 is an output timing diagram of signals applied to a semiconductor memory device.

내부 컨트롤러의 클럭(clock)이 66Mhz라고 하고, 컨트롤러 내부의 스테이트 머신이 1 클럭(clock)마다 천이한다고 가정하면, 칼럼 어드레스 스트로브 신호의 펄스폭(tCAS)은 15ns가 되어 다음과 같은 표에 의해서 60ns의 EDO 디램을 제어할 수 있다. 그러므로 메모리장치로부터 데이터가 내부 컨트를러로 전달되며, 이는 도 2의 제 1구간(Ⅰ)에서 출력이 가능하다.Assuming that the internal controller clock is 66Mhz, and the state machine inside the controller transitions every one clock, the pulse width tCAS of the column address strobe signal is 15ns, and according to the following table, 60ns To control the EDO DRAM. Therefore, data is transferred from the memory device to the internal controller, which can output the first section I of FIG.

[표][table]

Figure pat00001
Figure pat00001

그러나, 상술한 바와 같이 30ns에 이르는 tRAC를 제어하기 위해 5ns에 이르는 CAS의 폭을 Mhz로 환산하면 200Mhz에 이르는 주파수를 갖는 내부 클럭 신호를 사용해야 하는 문제점이 발생하게 된다. 상기와 같이 칼럼 어드레스 스트로브 신호의 폭을 줄이기 위해서는 클럭의 속도가 빨라야 하는데, 낮은 주파수에서는 억세스 시간이 빠른 디램을 위한 클럭신호를 제공할 수가 없다.However, as described above, in order to control the tRAC up to 30ns, the width of CAS up to 5ns is converted into Mhz, which causes a problem of using an internal clock signal having a frequency up to 200Mhz. As described above, in order to reduce the width of the column address strobe signal, the clock speed must be high. However, at a low frequency, it is not possible to provide a clock signal for a DRAM having a fast access time.

본 발명의 목적은 클럭 신호의 반주기만을 갖고도 억세스 시간이 빠른 메모리 장치를 제어할 수 있고, 또 낮은 주파수에서도 반도체 메모리 장치를 제어할 수 있는 컨트롤라를 제공하기 위함이다.An object of the present invention is to provide a controller capable of controlling a memory device having a fast access time even with only a half period of a clock signal and controlling a semiconductor memory device even at a low frequency.

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 칼럼 어드레스 스트로브 신호의 상태를 알려주는 스테이트 머신을 포함하고, 이로부터 칼럼 어드레스 스트로브 신호의 상태 변화 신호가 1일 때, 클럭신호와 칼럼 어드레스 스트로브 신호의 바이트 인에이블 신호를 조합하여 클럭의 로우 구간에서 활성화되는 칼럼 어드레스 스트로브 신호를 발생하고, 어드레스에 해당되는 데이터들과 로우 어드레스 스트로브 신호, 기입 인에이블 신호, 출력 인에이블 신호를 출력하는 는 컨트롤러와; 상기 컨트롤러로부터 상기 칼럼 어드레스 스트로브 신호 및 로우 어드레스 스트로브 신호, 기입 인에이블 신호, 출력 인에이블 신호들을 인가받아 상기 어드레스에 해당되는 데이터를 기입 및 상기 컨트롤러로 출력하는 메모리 장치들을 포함한다.According to one aspect for achieving the above object, it comprises a state machine for indicating the state of the column address strobe signal, from which the clock signal and column address strobe when the state change signal of the column address strobe signal is 1; By combining the byte enable signal of the signal to generate a column address strobe signal that is activated in the low section of the clock, and outputs the data corresponding to the address, the row address strobe signal, the write enable signal, and the output enable signal. Wow; And a memory device configured to receive the column address strobe signal, the row address strobe signal, the write enable signal, and the output enable signals from the controller to write and output data corresponding to the address to the controller.

바람직한 실시예에 있어서, 상기 컨트롤러는 상기 상태변화신호가 1인 동안, 상기 클럭신호가 1일 때 칼럼 어드레스 스트로브 신호는 비활성화되고, 클럭신호가 0일 때 칼럼 어드레스 스트로브 신호를 활성화되는 것을 특징으로 한다.In a preferred embodiment, the controller is characterized in that the column address strobe signal is deactivated when the clock signal is 1 while the state change signal is 1, and the column address strobe signal is activated when the clock signal is 0. .

바람직한 실시예에 있어서, 상기 스테이트 머신은 데이터 출력시 칼럼 어드레스 스트로브 신호의 활성화되는 시점을 알려주는 상태 변화 신호를 출력하는 것을 특징으로 한다.In a preferred embodiment, the state machine outputs a state change signal indicating a time point at which the column address strobe signal is activated during data output.

본 발명의 또 다른 특징에 의하면, 외부로부터 인가되는 칼럼 어드레스 스트로브 신호가 활성화되고 난 뒤에 데이터를 출력하는 메모리 장치와 상기 칼럼 어드레스 스트로브 신호를 제어하는 컨트롤러를 포함하는 시스템 장치에 있어서, 제 1 반주기와 제 2 반주기를 갖는 클럭신호에 동기되어 칼럼 어드레스 스트로브 신호를 출력할 때, 제 2 반주기 동안에 활성화되는 칼럼 어드레스 스트로브 신호가 출력되도록 하는 것을 특징으로 한다.According to still another aspect of the present invention, there is provided a system device including a memory device for outputting data after an externally applied column address strobe signal is activated, and a controller for controlling the column address strobe signal. When the column address strobe signal is output in synchronization with the clock signal having the second half period, the column address strobe signal is activated during the second half period.

바람직한 실시예에 있어서, 상기 제 1 반주기는 상기 클럭신호의 하이레벨구간이고, 상기 제 2 반주기는 클럭신호의 로우레벨구간인 것을 특징으로 한다.In a preferred embodiment, the first half period is a high level section of the clock signal, and the second half period is a low level section of the clock signal.

바람직한 실시예에 있어서, 상기 칼럼 어드레스 스트로브 신호의 활성화 구간은 상기 제 2 반주기의 클럭신호폭에 해당되는 것을 특징으로 한다.In an exemplary embodiment, the activation period of the column address strobe signal corresponds to a clock signal width of the second half period.

이와 같은 장치 및 방법에 의해서, 억세스 시간이 빠른 반도체 장치를 제어할 수 있다.By such an apparatus and method, a semiconductor device with fast access time can be controlled.

(실시예)(Example)

이하 본 발명의 바람직한 실시예에 의한 참고도면들 도 1 내지 도 3에 의거하여 설명하면 다음과 같다.Hereinafter, reference drawings according to preferred embodiments of the present invention will be described with reference to FIGS. 1 to 3.

도 1은 시스템 장치의 내부 구성을 보여주는 블록도이다.1 is a block diagram showing an internal configuration of a system apparatus.

본 발명의 시스템 장치는 칼럼 어드레스 스트로브 신호 (

Figure pat00005
), 로우 어드레스 스트로브 신호 (
Figure pat00006
), 기입인에이블 (
Figure pat00007
), 출력 인에이블 신호 (
Figure pat00008
), 그리고 어드레스(add)와 이에 해당되는 데이터(data)를 출력하는 내부 컨트롤러(20)와 상기 신호들을 인가받아 데이터를 기입 및 출력하는 메모리 장치들(40, 50)을 구비한다. 그리고 상기 내부 컨트롤러(20)는 출력되는 신호들의 상태 변화를 알려주는 스테이트 머신(state machine, 10)을 포함하고 있다. 예로 들면 로우 어드레스 스트로브 신호 (
Figure pat00009
)와 칼럼 어드레스 신호 (
Figure pat00010
)가 활성화되는 시점(CASACT)을 알려주어 그 시점에서 변화된 칼럼 어드레스 스트로브 신호 (
Figure pat00011
)를 컨트롤러(20)에서 메모리 장치(40, 50)로 전달한다. 상기 메모리 장치들(40, 50)은 상기 컨트롤러(20)로부터 어드레스 신호(addr)를 인가받고, 이에 해당되는 데이터들(data)을 저장하고 출력한다. 상기 메모리 장치들은 32비트[31:0]의 데이터를 저장하는데 이중 제 1 메모리 장치(40)는 하위 16비트[15:0]의 데이터를 저장하고, 제 2 메모리 장치(50)는 상위 16비트[31:16]의 데이터를 저장한다.The system apparatus of the present invention is a column address strobe signal (
Figure pat00005
), Row address strobe signal (
Figure pat00006
), Write-enabled (
Figure pat00007
), Output enable signal (
Figure pat00008
And an internal controller 20 for outputting an address and corresponding data, and memory devices 40 and 50 for writing and outputting data by receiving the signals. In addition, the internal controller 20 includes a state machine 10 that informs a state change of output signals. For example, a row address strobe signal (
Figure pat00009
) And column address signal (
Figure pat00010
) Tells the time (CASACT) is activated, the column address strobe signal (
Figure pat00011
) Is transferred from the controller 20 to the memory devices 40 and 50. The memory devices 40 and 50 receive an address signal addr from the controller 20, and store and output data corresponding thereto. The memory devices store 32 bits [31: 0] of data, wherein the first memory device 40 stores lower 16 bits [15: 0] of data, and the second memory device 50 stores upper 16 bits of data. Store the data from [31:16].

상술한 바와 같은 구성을 갖는 컨트롤러를 참고도면 도 1에 의거하여 설명하면 다음과 같다.A controller having the configuration as described above will be described with reference to FIG. 1 as follows.

칼럼 어드레스 스트로브 신호 (

Figure pat00012
)가 스테이트 머신(10)으로부터 발생되는 클럭신호가 일단에서 이단으로 활성화될 때, 이를 컨트롤러(20)에 전달하여 칼럼 어드레스 스트로브 신호 (
Figure pat00013
)의 활성화 시점을 알려준다. 이는 컨트롤러(20)로부터 칼럼 어드레스 스트로브 신호를 발생될 때, 그 신호가 언제 활성화되는지 시점을 알 수 없기 때문이다. 이때 상기 칼럼 어드레스 스트로브 신호가 활성화되는 시점(CASACT)을 ″1″ 이라고 한다면, 상기 스테이트 머신(10)의 클럭신호가 ″1″인 동안에 칼럼 어드레스 스트로브 신호의 바이트 인에이블 신호(byte enable)와 메인 클럭신호가 오어 게이트(or gate)를 통해 조합되어 칼럼 어드레스 스트로브 신호 (
Figure pat00014
)가 메모리 장치들(40, 50)로 전달된다. 이때 스테이트 머신(10)은 1 클럭마다 천이한다고 가정하자.Column address strobe signal (
Figure pat00012
When the clock signal generated from the state machine 10 is activated from one stage to the second stage, it is transmitted to the controller 20 to transmit the column address strobe signal (
Figure pat00013
) Indicates when to activate. This is because when the column address strobe signal is generated from the controller 20, it is not known when the signal is activated. At this time, if the time CASACT of the column address strobe signal is activated is ″ 1 ″, while the clock signal of the state machine 10 is ″ 1 ″, the byte enable signal (byte enable) of the column address strobe signal and the main may be changed. The clock signal is combined via an or gate to provide a column address strobe signal (
Figure pat00014
) Is transferred to the memory devices 40, 50. Assume that the state machine 10 transitions every one clock.

상기 바이트 인에이블 신호(byte enable)는 칼럼 어드레스 스트로브 신호(

Figure pat00015
)가 4 비트(bit)일 때, 0000이라면 32비트의 데이터가 모두 전달되고, 0001이라면 마지막 단의 8비트를 제외한 24비트의 데이터만을 전달됨을 의미한다. 상기 칼럼 어드레스 스트로브 신호 (
Figure pat00016
)가 4 비트이므로 이와 조합되는 클럭신호는 4비트로 늘려 오어 게이트의 입력단으로 인가한다. 그러므로 상기 컨트롤러(20)는 클럭신호(CLK)가 하이레벨일 때는 비활성화되는 칼럼 어드레스 스트로브 신호를 출력하고, 반대로 클럭신호가 로우레벨 일때는 활성화되는 칼럼 어드레스 스트로브 신호를 출력하는 특징을 갖는다. 상기와 같은 방법에 의해 클럭의 주기중에 로우구간에서 칼럼 어드레스 스트로브 신호가 활성화됨에 따라 최소의 폭을 갖는 칼럼 어드레스 스트로브 신호가 발생된다. 상기 클럭의 주기를 하이레벨인 구간을 제 1 반주기(T1)로 하고, 로우레벨인 구간을 제 2 반주기(T2)로 한다면, 칼럼 어드레스 신호가 인가될 때, 클럭의 제 2 반주기(T2)동안에 활성화되는 칼럼 어드레스 스트로브 신호 (
Figure pat00017
)가 출력된다.The byte enable signal (byte enable) is a column address strobe signal (
Figure pat00015
) Is 4 bits, if 0000, all 32 bits of data are transferred, and if 0001, only 24 bits of data except for the last 8 bits are transmitted. The column address strobe signal (
Figure pat00016
) Is 4 bits, so the clock signal combined with this is increased to 4 bits and applied to the input terminal of the gate. Therefore, the controller 20 outputs a column address strobe signal that is inactivated when the clock signal CLK is at a high level, and conversely outputs a column address strobe signal that is activated when the clock signal is at a low level. As described above, the column address strobe signal having the minimum width is generated as the column address strobe signal is activated in the row section during the clock cycle. If the period of the clock is a high level period as the first half period T1 and the low level is a second half period T2, during the second half period T2 of the clock when the column address signal is applied. Column address strobe signal (
Figure pat00017
) Is output.

도 3은 컨트롤러로부터 발생되는 신호들의 출력 파형도이다.3 is an output waveform diagram of signals generated from a controller.

클럭 신호(CLK)는 도 2의 66Mhz와 동일한 주파수를 갖게 되며, 상기 66Mhz를 ns단위로 바꾸면 15ns의 주기를 갖고, 상기 클럭신호의 제 1 반주기(T1), 제 2 반주기(T2)는 7.5ns가 된다. 그러므로 상기 표를 참고하면, 클럭의 반주기동안 활성화되는 7.5ns의 tCAS를 갖게 되고, 상기 칼럼 어드레스 신호의 펄스폭(tCAS)이 7.5ns라면 40ns의 EDO 디램을 제어할 수 있다. 즉, 클럭이 하이레벨인 구간에서는 칼럼 어드레스 스트로브 신호가 비활성화되고, 클럭이 로우레벨인 구간에서는 칼럼 어드레스 스트로브 신호가 활성화된다. 상기와 같이 억세스 시간이 빠른 디램을 제어하기 위해서는 칼럼어드레스 스트로브 신호의 폭을 클럭의 반주기와 맞춤으로써 낮은 주파수를 사용하더라도 억세스 시간이 빠른 메모리를 제어할 수 있어 시스템 전체의 성능을 향상시킬 수 있다. 그러므로 상기 칼럼 어드레스 스트로브 신호가 활성화되고 난뒤에 제 2구간(Ⅱ )에서 데이터가 출력된다.The clock signal CLK has the same frequency as 66 Mhz of FIG. 2, and when the 66 Mhz is changed to ns, the clock signal CLK has a period of 15 ns. The first half period T1 and the second half period T2 of the clock signal are 7.5 ns. Becomes Therefore, referring to the above table, the half-cycle of the clock has 7.5 ns of tCAS activated, and if the pulse width tCAS of the column address signal is 7.5 ns, the 40 ns EDO DRAM can be controlled. That is, the column address strobe signal is deactivated in the section where the clock is high level, and the column address strobe signal is activated in the section where the clock is low level. In order to control the fast access time DRAM as described above, by adjusting the width of the column address strobe signal to a half period of the clock, even a low frequency can be used to control the fast access time memory can improve the overall performance of the system. Therefore, after the column address strobe signal is activated, data is output in the second section II.

예를 들면 80Mh의 주파수에 해당되는 12ns의 주파수를 갖는 클럭신호로 30ns의 EDO 디램을 제어할 수 있다. 그리고 칼럼 어드레스 스트로브 신호의 폭을 조절하기 위해 클럭속도를 빠르게 하기보다는 예전의 클럭신호는 그대로 사용하면서 클럭의 반주기에 칼럼 어드레스 스트로브 신호가 활성화됨에 따라 이에 해당되는 최상의 경우 억세스 시간에서 메모리 장치가 동작하도록 할 수 있다.For example, a 30ns EDO DRAM can be controlled by a clock signal having a frequency of 12ns corresponding to a frequency of 80Mh. Instead of speeding up the clock speed to adjust the width of the column address strobe signal, the previous clock signal is used as it is, and the column address strobe signal is activated at the half cycle of the clock so that the memory device operates at the best possible access time. can do.

상술한 바와 같이, 칼럼 어드레스 스트로브 신호가 클럭신호의 반주기에 해당하는 폭을 가짐으로서 억세스 시간이 빠른 EDO 디램을 제어할 수 있으며, 낮은 주파수를 갖는 클럭신호로도 반도체 메모리 장치를 제어하여 시스템 장치의 성능을 향상시킬 수 있는 효과가 있다.As described above, since the column address strobe signal has a width corresponding to a half period of the clock signal, it is possible to control the fast access time EDO DRAM, and to control the semiconductor memory device even with a clock signal having a low frequency, This has the effect of improving performance.

도 1은 컨트롤러의 구성을 보여주는 블록도:1 is a block diagram showing the configuration of a controller:

도 2는 종래의 기술에 따른 출력 파형도:2 is an output waveform diagram according to the prior art:

도 3은 본 발명에 따른 시스템 장치 출력신호들의 파형도:3 is a waveform diagram of system device output signals in accordance with the present invention:

*도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

10 : 스테이트 머신 20 : 컨트롤라10: state machine 20: control

30 : 칩 40 : 제 1 메모리 장치30: chip 40: first memory device

50 : 제 2 메모리 장치50: second memory device

Claims (6)

칼럼 어드레스 스트로브 신호의 상태를 알려주는 스테이트 머신(10)을 포함하고, 이로부터 칼럼 어드레스 스트로브 신호의 상태 변화 신호가 1일 때, 클럭신호(CLK)와 칼럼 어드레스 스트로브 신호 (
Figure pat00018
)의 바이트 인에이블 신호(byte enable)를 오어로 조합하여 클럭의 로우 구간에서 활성화되는 칼럼 어드레스 스트로브 신호를 발생하고, 어드레스(addr)에 해당되는 데이터들(data)과 로우 어드레스 스트로브 신호 (
Figure pat00019
), 기입 인에이블 신호 (
Figure pat00020
), 출력 인에이블 신호 (
Figure pat00021
)를 출력하는 컨트롤러(20)와;And a state machine 10 for informing the state of the column address strobe signal. From this, when the state change signal of the column address strobe signal is 1, the clock signal CLK and the column address strobe signal (
Figure pat00018
By combining the byte enable signal (byte enable) of the order to generate a column address strobe signal that is activated in the low period of the clock, data corresponding to the address (addr) and the row address strobe signal (
Figure pat00019
), Write enable signal (
Figure pat00020
), Output enable signal (
Figure pat00021
A controller 20 for outputting; 상기 컨트롤러(20)로부터 상기 로우 어드레스 스트로브 신호 (
Figure pat00022
) 및 칼럼 어드레스 스트로브 신호 (
Figure pat00023
), 기입 인에이블 신호 (
Figure pat00024
), 출력 인에이블 신호 (
Figure pat00025
)를 인가받아 상기 어드레스신호(addr)에 해당되는 데이터(data)를 기입 및 상기 컨트롤러(20)로 출력하는 반도체 메모리 장치들(40, 50)을 포함하는 시스템장치.The row address strobe signal (from the controller 20
Figure pat00022
) And column address strobe signal (
Figure pat00023
), Write enable signal (
Figure pat00024
), Output enable signal (
Figure pat00025
And semiconductor memory devices (40, 50) for writing data and outputting the data corresponding to the address signal addr to the controller (20). 제 1 항에 있어서,The method of claim 1, 상기 컨트롤러(20)는 상기 상태 변화 신호가 1이고, 상기 클럭신호가 하이레벨일 때, 칼럼 어드레스 스트로브 신호는 비활성화되고, 클럭신호가 로우레벨일 때 칼럼 어드레스 스트로브 신호가 활성화되는 것을 특징으로 하는 시스템 장치.The controller 20 is characterized in that the column address strobe signal is deactivated when the state change signal is 1 and the clock signal is high level, and the column address strobe signal is activated when the clock signal is low level. Device. 제 1 항에 있어서,The method of claim 1, 상기 스테이트 머신(10)은 데이터 출력시 칼럼 어드레 스트로브 신호 (
Figure pat00026
)의 활성화되는 시점을 알려주는 상태 변화 신호를 출력하는 것을 특징으로 하는 시스템 장치.The state machine 10 has a column address strobe signal (
Figure pat00026
And outputs a state change signal indicating a time point at which) is activated. 외부로부터 인가되는 칼럼 어드레스 스트로브 신호 (
Figure pat00027
)가 활성화되고 난 뒤에 데이터를 출력하는 메모리 장치(10, 20)와 상기 칼럼 어드레스 스트로브 신호 (
Figure pat00028
)의 폭을 제어하는 컨트롤러(30)를 포함하는 시스템 장치에 있어서,Column address strobe signal applied from the outside (
Figure pat00027
Memory devices 10 and 20 that output data after the "
Figure pat00028
In the system device comprising a controller (30) for controlling the width of 제 1 반주기(T1)와 제 2 반주기(T2)를 갖는 클럭신호(CLK)에 동기되어 칼럼 어드레스 스트로브 신호 (
Figure pat00029
)가 출력되고, 제 2 반주기(T2) 동안에 활성화되는 칼럼 어드레스 스트로브 신호가 출력되는 칼럼 어드레스 스트로브 신호의 제어 방법.In response to the clock signal CLK having the first half period T1 and the second half period T2, the column address strobe signal (
Figure pat00029
) Is output, and the column address strobe signal is activated during the second half period T2. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 반주기(T1)는 상기 클럭신호의 하이레벨구간이고, 상기 제 2 반주기(T2)는 클럭신호의 로우레벨구간인 것을 특징으로 하는 칼럼 어드레스 스트로브 신호의 제어 방법.And the first half period (T1) is a high level section of the clock signal, and the second half period (T2) is a low level section of the clock signal. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 칼럼 어드레스 스트로브 신호의 활성화 구간은 상기 제 2 반주기(T2)의 클럭신호의 폭에 해당되는 것을 특징으로 하는 칼럼 어드레스 스트로브 신호의 제어 방법.And a activating period of the column address strobe signal corresponds to a width of a clock signal of the second half period (T2).
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