KR100546187B1 - Buffer control device and method for semiconductor memory devices - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 초고속동작을 보다 안정적으로 수행하는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는 내부클럭신호와 기록동작 인에이블신호를 입력받아 상기 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부와, 상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력받아, 상기 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buffer control apparatus and method for a semiconductor memory device, and aims to more stably perform ultra-fast operation by generating a data input buffer and a data strobe buffer control signal before input data in synchronization with an internal clock signal. . In order to achieve this object, the buffer control apparatus of a semiconductor memory device according to the present invention receives an internal clock signal and a write operation enable signal and generates a data input buffer and a data strobe buffer control signal in synchronization with the internal clock signal. The data input buffer and the data strobe buffer control signal generator and the data input buffer and the data strobe buffer control signals are received, and whether to enable or disable according to the input data input buffer and data strobe buffer control signals A plurality of data input buffers and a plurality of data strobe buffers are provided.
Description
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,1 is a block diagram showing a buffer controller of a conventional semiconductor memory device;
도 2는 종래의 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도,2 is a timing diagram of main signals of a buffer control apparatus of a conventional semiconductor memory device;
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,3 is a block diagram illustrating a buffer control apparatus for a semiconductor memory device according to a preferred embodiment of the present invention;
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도.4 is a timing diagram of main signals of a buffer control apparatus of a semiconductor memory device according to a preferred embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
100, 300 : 반도체 메모리 소자의 버퍼 제어장치100, 300: buffer control device for semiconductor memory devices
120, 310 : 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부120, 310: data input buffer and data strobe buffer control signal generator
130, 320 : 데이터 입력 버퍼130, 320: data input buffer
140, 330 : 데이터 스트로브 버퍼140, 330: data strobe buffer
본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 특히, 내부클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생시켜 보다 안정적으로 초고속동작을 수행하도록 구성된 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것이다.BACKGROUND OF THE
종래의 반도체 메모리 소자의 버퍼 제어장치는 디코딩된 기록명령을 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에, 입력 데이터에 비하여 데이터 입력 버퍼/데이터 스트로브 버퍼가 늦게 인에이블되는 문제점이 있었다.The conventional buffer controller of a semiconductor memory device receives a decoded write command to enable a data input buffer and a data strobe buffer, so that the data input buffer / data strobe buffer is later enabled than the input data.
이하, 종래의 반도체 메모리 소자의 버퍼 제어장치의 문제점을 보다 자세히 설명한다.Hereinafter, the problem of the conventional buffer controller of the semiconductor memory device will be described in more detail.
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치(100)를 나타내는 구성도이다.1 is a block diagram showing a
도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)는 명령 디코더로(110)부터 출력된 디코딩된 기록명령(WRITE_COM), 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT: 기록명령시에는 하이레벨이고, 판독명령시에는 로우레벨인 신호), 및 내부클럭신호(INT_CLK)를 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(120)와, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 구비한다.The
이러한 구성을 갖는 반도체 메모리 소자의 버퍼 제어장치(100)에서는 데이터 입력 버퍼(130)와 데이터 스트로브 버퍼(140)를 기록구간에서만 동작시키기 위해 디코딩된 기록 명령(WRITE_COM)을 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 인에이블시키고, 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT), 및 내부클럭신호(INT-CLK)를 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 디스에이블시키는 제어신호(ENDINDS)가 발생된다.In the
다음에는 디코딩된 기록명령신호(WRITE_COM)에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 발생되는 과정을 도 2를 참조하면서 설명한다.Next, a process of generating the data input buffer and the data strobe buffer control signal ENDINDS in synchronization with the decoded write command signal WRITE_COM will be described with reference to FIG. 2.
도 2는 도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)의 주요신호들의 타이밍을 나타낸다.FIG. 2 shows timings of main signals of the
도 2에 나타낸 바와 같이, 입력 데이터는 0.75*tck(tck=external clock) ∼1.25*tck의 데이터 스트로브신호(Data-Strobe)에 동기하여 DRAM의 내부로 입력되기 때문에, 외부클럭(EXT-CLK)의 주기가 작아질수록 그에 비례하여 더 빨리 입력된다. 그러나, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 디코딩된 기록명령신호(WRITE_COM)를 입력받아 발생하기 때문에 입력 데이터에 비하여 상대적으로 늦게 인에이블될 수밖에 없어, 고속동작을 저해하게 된다.As shown in Fig. 2, since the input data is input into the DRAM in synchronization with the data strobe signal (Data-Strobe) of 0.75 * tck (tck = external clock) to 1.25 * tck, the external clock (EXT-CLK) The smaller the period of, the faster the input is proportional to it. However, since the data input buffer and the data strobe buffer control signal ENDINDS are generated by receiving the decoded write command signal WRITE_COM, the data input buffer and the data strobe buffer control signal ENDINDS have to be enabled relatively later than the input data, thereby inhibiting high speed operation.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 보다 안정적으로 초고속동작을 수행하는 것을 목적으로 한다. Accordingly, the present invention has been made in view of the above-described conventional problems, and an object thereof is to generate a data input buffer and a data strobe buffer control signal before input data in synchronization with an internal clock signal, and perform ultra-fast operation more stably. .
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는, 초고속 동작을 보다 안정적으로 수행하는 반도체 메모리 소자의 버퍼 제어장치에 있어서, 내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생수단; 및 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다. In the buffer control apparatus of the semiconductor memory device according to the present invention for achieving this object, in the buffer control device of the semiconductor memory device for performing a more stable ultra-fast operation, the activation state is controlled in synchronization with the internal clock signal, and write Data input buffer and data strobe buffer control signal generating means for generating a data input buffer and a data strobe buffer control signal in accordance with an operation enable signal; And a plurality of data input buffers and a plurality of data strobe buffers to determine whether to enable or disable according to the data input buffer and the data strobe buffer control signal.
또한, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어방법은, 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 제어하는 방법에 있어서, 내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 단계; 및 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼의 인에이블 또는 디스에이블 여부를 결정하는 단계를 포함하는 것을 특징으로 한다. In addition, in the method of controlling a buffer of a semiconductor memory device according to the present invention, in a method of controlling a plurality of data input buffers and a plurality of data strobe buffers, an activation state is controlled in synchronization with an internal clock signal, and a write operation enable signal. Generating a data input buffer and a data strobe buffer control signal according to; And determining whether to enable or disable the plurality of data input buffers and the plurality of data strobe buffers according to the data input buffer and the data strobe buffer control signal.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치(300)를 나타낸다.3 shows a
도 3에 나타낸 반도체 메모리 소자의 버퍼 제어장치(300)는 내부 상승 클럭신호와 내부 하강 클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하도록 구성되어 있다.The
또한, 도 3에 나타낸 본 발명의 반도체 메모리 소자의 버퍼 제어장치(300)에 있어서, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(310)는 내부 상승 클럭신호, 내부 하강 클럭신호, 및 기록동작 인에이블신호(WTRZT: 기록동작시에는 하이레벨이고, 판독동작시에는 로우레벨인 신호)를 입력받아 상기 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하고, 복수의 데이터 입력 버퍼(320) 및 복수의 데이터 스트로브 버퍼(330)는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 레벨에 따라 인에이블 또는 디스에이블된다.In addition, in the
다음에는, 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 입력 데이터보다 먼저 발생되는 과정을 도 4를 참조하면서 설명한다.Next, a process in which the data input buffer and the data strobe buffer control signal ENDINDS are generated before the input data in synchronization with the internal rising clock signal and the internal falling clock signal will be described with reference to FIG. 4.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치(300)의 주요신호들의 타이밍을 나타낸다.4 shows timings of main signals of the
도 4에 나타낸 내부 상승 클럭신호는 외부클럭신호(EXT_CLK)가 상승한 후에 발생하고, 내부 하강 클럭신호는 외부클럭신호(EXT_CLK)가 하강한 후에 발생한다. 여기서, 내부 상승 클럭신호는 지연 록 루프(DLL: delay lock loop) 클럭신호를 사용할 수도 있다. 그리고, 내부 하강 클럭신호는 내부 상승 클럭신호보다 0.5*tck만큼 지연되어 발생된다.The internal rising clock signal shown in FIG. 4 is generated after the external clock signal EXT_CLK rises, and the internal falling clock signal is generated after the external clock signal EXT_CLK falls. Here, the internal rising clock signal may use a delay lock loop (DLL) clock signal. The internal falling clock signal is delayed by 0.5 * tck than the internal rising clock signal.
도 4에 나타낸 바와 같이, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 내부 상승 클럭신호(1)를 입력받아 인에이블되어, 내부 하강 클럭신호(2)가 발생하기 전에 하이레벨로 된다. 여기서, 내부 상승 클럭신호(1)가 발생한 후에 발생하는 내부 하강 클럭신호(2)는 기록동작 인에이블신호(WTRZT)의 레벨에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 인에이블 또는 디스에이블 여부를 결정한다.As shown in Fig. 4, the data input buffer and the data strobe buffer control signal ENDINDS are enabled by receiving the internal rising
즉, 내부 하강 클럭신호(2)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 하이레벨이면 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 하이레벨로 되고, 내부 하강 클럭신호(3)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 로우레벨이면, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 로우레벨로 된다.That is, when the write operation enable signal WTRZT is high level when the internal falling
상술한 바와 같이, 본 발명은 기록명령이 아닌 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생하기 때문에, 즉 DRAM 내부로 입력되는 입력 데이터보다 A구간 만큼 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에 보다 안정적으로 초고속동작을 수행할 수 있다.As described above, the present invention generates the data input buffer and the data strobe buffer control signal before the input data in synchronization with the internal rising clock signal and the internal falling clock signal instead of the write command, that is, the input data input into the DRAM. Since the data input buffer and the data strobe buffer are enabled as much as A section earlier, ultra-fast operation can be performed more stably.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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