KR100495797B1 - Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof - Google Patents

Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof Download PDF

Info

Publication number
KR100495797B1
KR100495797B1 KR1019970048773A KR19970048773A KR100495797B1 KR 100495797 B1 KR100495797 B1 KR 100495797B1 KR 1019970048773 A KR1019970048773 A KR 1019970048773A KR 19970048773 A KR19970048773 A KR 19970048773A KR 100495797 B1 KR100495797 B1 KR 100495797B1
Authority
KR
South Korea
Prior art keywords
layer
transparent conductive
gate
amorphous silicon
conductive layer
Prior art date
Application number
KR1019970048773A
Other languages
Korean (ko)
Other versions
KR19980086382A (en
Inventor
송진호
곽상기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US09/087,407 priority Critical patent/US5990986A/en
Publication of KR19980086382A publication Critical patent/KR19980086382A/en
Application granted granted Critical
Publication of KR100495797B1 publication Critical patent/KR100495797B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Abstract

투명한 유리 기판 위에 게이트 배선을 형성하고, 게이트 절연막, 비정질 규소층, 도핑된 비정질 규소층 및 크롬층의 삼중층을 연속하여 적층한다. 삼중층을 패터닝한 후, ITO(indium-tin-oxide)층을 적층하고 패터닝한 다음, 패터닝된 ITO층을 마스크로 하여 노출된 크롬층 및 도핑된 비정질 규소층을 식각한다. 보호막을 적층하고 패터닝하여 ITO층 상부에 다수의 접촉구를 형성한 다음, 도전 물질을 적층하고 패터닝하여 접촉구를 통하여 ITO층과 접속하는 데이터선을 형성한다.A gate wiring is formed on a transparent glass substrate, and a triple layer of a gate insulating film, an amorphous silicon layer, a doped amorphous silicon layer, and a chromium layer is successively stacked. After the triple layer is patterned, an indium-tin-oxide (ITO) layer is laminated and patterned, and then the exposed chromium layer and the doped amorphous silicon layer are etched using the patterned ITO layer as a mask. A protective film is stacked and patterned to form a plurality of contact holes over the ITO layer, and then a conductive material is stacked and patterned to form a data line connecting the ITO layer through the contact hole.

Description

버퍼층을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof

본 발명은 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 버퍼층(buffer layer)을 포함하고 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate for a liquid crystal display device and a manufacturing method thereof, and more particularly, to a thin film transistor substrate including a buffer layer and a manufacturing method thereof.

박막 트랜지스터 액정 표시 장치는 액정 표시 장치 중에서도 가장 많이 사용되고 있으며, 공정 수에 따라 다수의 마스크(mask)를 사용하여 제작된다.The thin film transistor liquid crystal display is most commonly used among liquid crystal displays, and is manufactured using a plurality of masks according to the number of processes.

그러면, 도 1을 참고로 하여 종래의 액정 표시 장치용 기판에 대하여 상세히 설명한다.Next, a conventional liquid crystal display substrate will be described in detail with reference to FIG. 1.

도 1은 국내 출원 번호 95-52714에 따른 종래의 액정 표시 장치에서 박막 트랜지스터 부분을 도시한 단면도로서, 기판(31) 위에 게이트 전극(gate electrode)(33a)를 포함하는 게이트 패턴이 형성되어 있고, 게이트 패턴의 상부에 양극 산화막(35)이 형성되어 있다. 그 위에는 게이트 절연막(gate insulating film)(37)이 형성되어 있고, 게이트 전극(33a)에 해당하는 위치의 게이트 절연막(37) 위에는 반도체 패턴(39)이 형성되어 있다. 반도체 패턴(39)과 게이트 절연막(37) 위에 투명 도전막 패턴(410)이 게이트 전극(33a)의 상부에 대응되는 부분이 식각된 형태로 형성되어 있어, 소스 전극(source electrode) 및 드레인 전극(drain electrode)(62)을 이룬다. 소스 및 드레인 전극과 반도체 패턴(39)은 보호막(passivation layer)(43)에 의하여 덮여 있으며, 투명 도전막 패턴(410)의 일부는 보호막(43)에 형성되어 있는 개구부를 통하여 데이터선(data line)(45)과 연결되어 있다.FIG. 1 is a cross-sectional view illustrating a thin film transistor portion in a conventional liquid crystal display device according to Korean Application No. 95-52714. A gate pattern including a gate electrode 33a is formed on a substrate 31. An anode oxide film 35 is formed on the gate pattern. A gate insulating film 37 is formed thereon, and a semiconductor pattern 39 is formed on the gate insulating film 37 at a position corresponding to the gate electrode 33a. A portion of the transparent conductive film pattern 410 corresponding to the upper portion of the gate electrode 33a is etched on the semiconductor pattern 39 and the gate insulating layer 37, so that the source electrode and the drain electrode ( drain electrode) 62. The source and drain electrodes and the semiconductor pattern 39 are covered by a passivation layer 43, and a portion of the transparent conductive film pattern 410 is formed through the openings formed in the passivation layer 43. (45).

그러나, 이러한 구조의 박막 트랜지스터에서는 반도체 패턴(39)이 직접 투명 도전막 패턴(410)과 접촉하고 있으므로 두 패턴(39, 410)간의 접촉 저항이 클 뿐 아니라, 데이터선(45)이 투명 도전막 패턴(410)보다 상부에 형성되어 있으므로, 접착 패드부가 되는 데이터선(45)을 보호할 수 없어 액정 표시 장치의 신뢰성이 떨어지는 단점이 있다.However, in the thin film transistor having such a structure, since the semiconductor pattern 39 is in direct contact with the transparent conductive film pattern 410, not only the contact resistance between the two patterns 39 and 410 is large, but also the data line 45 is a transparent conductive film. Since the upper portion is formed above the pattern 410, the data line 45 serving as the adhesive pad portion cannot be protected, thereby degrading reliability of the liquid crystal display.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 투명 전극과 반도체 패턴의 접촉 저항을 줄이는 것이 하나의 과제이다.SUMMARY OF THE INVENTION The present invention is to solve this problem, and one problem is to reduce the contact resistance between the transparent electrode and the semiconductor pattern.

본 발명이 이루고자 하는 또 하나의 과제는 데이터선이 단선되는 경우 이를 용이하게 수리할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.Another object of the present invention is to provide a thin film transistor substrate which can be easily repaired when the data line is disconnected.

본 발명의 또 다른 과제는 데이터 배선 금속에 대한 본딩 패드부에서의 신뢰성을 향상시키는 박막 트랜지스터 기판을 제공하는 것이다.Another object of the present invention is to provide a thin film transistor substrate which improves the reliability in the bonding pad section for the data wiring metal.

이러한 과제를 이루기 위하여 본 발명에서는 투명 전극과 반도체층 사이에 둘의 접촉 저항을 향상시키는 버퍼층을 형성한다.In order to achieve the above object, in the present invention, a buffer layer for improving contact resistance between the transparent electrode and the semiconductor layer is formed.

본 발명에 따라 이러한 버퍼층을 가지는 액정 표시 장치 기판은 다음과 같은 구조를 가진다.According to the present invention, a liquid crystal display substrate having such a buffer layer has the following structure.

기판 위에 게이트선 및 게이트선과 연결되어 있는 게이트 전극이 형성되어 있고, 그 위를 게이트 절연막이 덮고 있다. 게이트 절연막 위에는 게이트 전극에 대응하는 위치에 반도체층이 형성되어 있으며, 그 위에 게이트 전극을 중심으로 양쪽에 서로 분리된 제1 및 제2 버퍼층이 형성되어 있다. 두 버퍼층 위에는 각각 제1 및 제2 투명 도전층이 형성되어 있고, 그 위를 덮는 보호막에 뚫린 접촉구를 통하여 제1 투명 도전층과 연결되는 데이터선이 보호막 위에 형성되어 있다.A gate line and a gate electrode connected to the gate line are formed on the substrate, and a gate insulating film is covered thereon. A semiconductor layer is formed at a position corresponding to the gate electrode on the gate insulating layer, and first and second buffer layers separated from each other are formed on the gate electrode. First and second transparent conductive layers are formed on the two buffer layers, respectively, and data lines connected to the first transparent conductive layer are formed on the protective layer through contact holes formed in the protective layer covering the first and second transparent conductive layers.

여기에서, 반도체층은 비정질 규소로 이루어져 있을 수 있으며, 제1 및 제2 버퍼층과 반도체층 사이에는 도핑된 비정질 규소층이 형성되어 있을 수 있다. 이 경우, 제1 및 제2 투명 도전층은 ITO로, 제1 및 제2 버퍼층은 크롬, 텅스텐, 몰리브덴, 몰리브덴-텅스텐 합금 중에서 선택된 하나의 물질로 만들어질 수 있다.Here, the semiconductor layer may be made of amorphous silicon, and a doped amorphous silicon layer may be formed between the first and second buffer layers and the semiconductor layer. In this case, the first and second transparent conductive layers may be made of ITO, and the first and second buffer layers may be made of one material selected from chromium, tungsten, molybdenum, and molybdenum-tungsten alloys.

한편, 제2 버퍼층 및/또는 제2 투명 도전층은 데이터선의 모양을 따라 형성되어 있을 수 있다.The second buffer layer and / or the second transparent conductive layer may be formed along the shape of the data line.

이러한 구조의 액정 표시 장치용 기판을 제조하는 방법은 다음과 같이 이루어진다.The method for manufacturing a substrate for a liquid crystal display device having such a structure is performed as follows.

투명한 절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 절연막, 도핑되지 않은 비정질 규소층, 도핑된 비정질 규소층 및 금속층을 연속으로 적층한다. 금속층, 도핑된 비정질 규소층 및 도핑되지 않은 비정질 규소층을 패터닝한 후, 게이트 전극에 대하여 양쪽으로 분리되어 있으며 금속층과 접촉하는 제1 및 제2 투명 도전층을 형성한다. 이어, 제1 및 제2 투명 도전층 바깥으로 노출된 금속층 및 도핑된 비정질 규소층을 식각하고, 보호막을 적층한 다음, 보호막을 식각하여 게이트 패드 상부 및 제2 투명 도전층 상부에 다수의 접촉구를 형성한다. 접촉구를 통하여 노출된 게이트 절연막을 식각하여 게이트 패드를 노출시킨 다음, 도전층을 적층하고 식각하여 접촉구를 통하여 제2 투명 도전층과 연결되는 데이터선을 형성함으로써 본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판이 완성된다.A gate wiring including a gate line, a gate electrode, and a gate pad is formed on a transparent insulating substrate, and a gate insulating film, an undoped amorphous silicon layer, a doped amorphous silicon layer, and a metal layer are successively stacked. After patterning the metal layer, the doped amorphous silicon layer and the undoped amorphous silicon layer, first and second transparent conductive layers separated on both sides with respect to the gate electrode and in contact with the metal layer are formed. Subsequently, the metal layer and the doped amorphous silicon layer exposed outside the first and second transparent conductive layers are etched, the protective layers are stacked, and the protective layers are etched to form a plurality of contact holes on the gate pads and the second transparent conductive layers. To form. By etching the gate insulating film exposed through the contact hole to expose the gate pad, and then laminating and etching the conductive layer to form a data line connected to the second transparent conductive layer through the contact hole for the liquid crystal display device according to the present invention The thin film transistor substrate is completed.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 상세히 설명한다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터의 배치도이고, 도 3 내지 도 6은 각각 도 2에서 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 선을 따라 절단한 단면도이다. 단면도 중에서 도 3은 종래 기술에 관한 도면인 도 1에 대응하는 부분을 도시한 것이다.2 is a layout view of a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 3 to 6 are lines III-III ', IV-IV', V-V ', and VI-VI' in FIG. 2, respectively. Sectional view cut along the side. 3 shows a part corresponding to FIG. 1, which is a diagram relating to the prior art.

그러면, 도 2 내지 도 6을 참고로 하여, 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 설명한다.Next, the structure of the thin film transistor substrate for a liquid crystal display according to the exemplary embodiment of the present invention will be described with reference to FIGS. 2 to 6.

유리 따위의 투명한 절연 기판(100) 위에 알루미늄(Al) 합금막 및 몰리브덴(Mo)막의 이중막(111, 112)으로 이루어진 게이트 배선이 형성되어 있다. 여기에서, 게이트 배선은 게이트 전극(gate electrode)(110), 게이트선(gate line)(11) 및 게이트 패드(gate pad)(13)에 대한 통칭이다. 게이트선(11)은 한 화소에 대하여 가로로 형성되어 있고, 게이트선(11)의 일부는 게이트 전극(110)이 되며, 게이트선(11)의 한 끝은 게이트 패드(13)와 연결되어 있다. 도 3에는 하층인 알루미늄 합금막(111)과 상층인 몰리브덴막(112)으로 이루어진 게이트 전극(110)이, 도 5에서는 하층인 알루미늄 합금막(131)과 상층인 몰리브덴막(132)으로 이루어진 게이트 패드(13)가 도시되어 있다. 또한, 도 4에서는 버퍼층(61)이 형성되어 있는 데이터 배선을 도시하고 있다.On the transparent insulating substrate 100 such as glass, a gate wiring including an aluminum (Al) alloy layer and a molybdenum (Mo) double layer 111 and 112 is formed. Here, the gate wiring is a generic name for the gate electrode 110, the gate line 11, and the gate pad 13. The gate line 11 is formed horizontally with respect to one pixel, a part of the gate line 11 becomes a gate electrode 110, and one end of the gate line 11 is connected to the gate pad 13. . In FIG. 3, the gate electrode 110 including the lower aluminum alloy film 111 and the upper molybdenum film 112 is illustrated in FIG. 5. The gate electrode 110 includes the lower aluminum alloy film 131 and the upper molybdenum film 132. The pad 13 is shown. 4 shows a data line in which the buffer layer 61 is formed.

도 2에서는 게이트 배선 중 게이트 전극(110)과 게이트 패드(13)를 제외한 부분(11) 모두에 대하여 편의상 동일한 도면 부호를 사용한다.In FIG. 2, the same reference numerals are used for both the gate electrode 110 and the portion 11 except for the gate pad 13 in the gate wiring.

게이트 배선(11, 110, 13) 위에는 산화규소 또는 질화규소로 만들어진 게이트 절연막(20)이 형성되어 있다. 게이트 배선(11, 110, 13)이 양극 산화되는 물질로 만들어진 경우에는 게이트 배선(11, 110, 13)을 양극 산화시킨 게이트 산화막(도시하지 않음)을 형성할 수도 있다. 게이트 절연막(20)은 뒤에서 설명할 보호막(70)과 함께, 게이트 패드(13)를 노출시키는 개구부(130)를 가진다.A gate insulating film 20 made of silicon oxide or silicon nitride is formed on the gate wirings 11, 110, 13. When the gate wirings 11, 110, and 13 are made of an anodized material, a gate oxide film (not shown) may be formed by anodizing the gate wirings 11, 110, and 13. The gate insulating film 20 has an opening 130 exposing the gate pad 13 together with the protective film 70 to be described later.

게이트 절연막(20) 위에는 비정질 규소층(30) 따위의 반도체로 이루어진 층이 형성되어 있다. 비정질 규소층(30)은 게이트 전극(110)에 해당하는 위치에 형성되어 박막 트랜지스터의 활성층으로서 기능하며, 연장되어 세로로 길게 형성되어 있다.A layer made of a semiconductor such as an amorphous silicon layer 30 is formed on the gate insulating film 20. The amorphous silicon layer 30 is formed at a position corresponding to the gate electrode 110 to function as an active layer of the thin film transistor, and is formed to be elongated vertically.

비정질 규소층(30) 위에는 n형 불순물로 고농도로 도핑된 비정질 규소층(40)이 형성되어 있으며, 그 위에는 크롬(Cr), 탄탈륨(Ta), 몰리브덴(Mo), 몰리브덴-텅스텐 합금 따위의 도전 물질로 만들어진 버퍼층(51, 52)이 형성되어 있다. 버퍼층(51, 52)과 도핑된 비정질 규소층(40)은 동일한 패턴(pattern)으로 형성되어 있으며, 두 층은 각각 게이트 전극(110)에 대하여 분리되어 있는 두 부분(41, 51; 42, 52)으로 나뉘어 있다. 그 중 한 쪽(41, 51)은 세로로 길게 형성된 비정질 규소층(30)의 모양을 따라 형성되어 있다. 여기에서 버퍼층(51, 52)은 ITO와의 접촉 저항이 작은 전이 금속으로서 선 저항이 작으며 경사 식각이 가능한 물질을 선택한다.Amorphous silicon layer 40 doped with a high concentration of n-type impurities is formed on the amorphous silicon layer 30, and there is a conductivity such as chromium (Cr), tantalum (Ta), molybdenum (Mo), and molybdenum-tungsten alloy. Buffer layers 51 and 52 made of material are formed. The buffer layers 51 and 52 and the doped amorphous silicon layer 40 are formed in the same pattern, and the two layers 41 and 51 are separated from the gate electrode 110, respectively. Divided by) One of them 41 and 51 is formed along the shape of the amorphous silicon layer 30 formed vertically long. Here, the buffer layers 51 and 52 are selected as a transition metal having a small contact resistance with ITO and a material having a small line resistance and capable of diagonal etching.

버퍼층(51, 52) 위에는 ITO 따위의 투명한 도전 물질로 이루어진 투명 도전층(61, 62)이 형성되어 있으며, 그 중 일부(61)는 버퍼층(51)의 패턴을 따라 형성되어 있으며, 다른 일부(62)는 버퍼층(52)을 덮으며 화소의 중앙 부분으로 연장되어 화소 전극(63)이 된다.On the buffer layers 51 and 52, transparent conductive layers 61 and 62 made of a transparent conductive material such as ITO are formed, some of which are formed along the pattern of the buffer layer 51, and other portions ( 62 covers the buffer layer 52 and extends to the center portion of the pixel to become the pixel electrode 63.

그 위에는 화소 전극(63)을 제외한 부분에 전면적으로 보호막(70)이 형성되어 있으며, 이 보호막(70)은 게이트 패드(13) 및 데이터 패드(65)의 투명 도전층(61)을 노출시키는 접촉구(130, 651)를 가지고 있으며, 또한 세로로 길게 형성되어 있는 투명 도전층(61)을 노출시키는 다수의 접촉구(81, 611, 612, 613)를 가지고 있다. 이러한 구조에서, 외부로부터의 데이터 신호는 데이터 패드(65) 상부의 접촉구(651)를 통해 비교적 저항이 낮은 ITO 투명 도전층(61), 그리고 크롬 버퍼층(51)으로 전달된다.The passivation layer 70 is formed on the entire surface except the pixel electrode 63, and the passivation layer 70 is a contact that exposes the transparent conductive layer 61 of the gate pad 13 and the data pad 65. It has spheres 130 and 651, and has a plurality of contact holes 81, 611, 612 and 613 exposing the transparent conductive layer 61 which is formed to be long and long. In this structure, the data signal from the outside is transmitted to the relatively low resistance ITO transparent conductive layer 61 and the chromium buffer layer 51 through the contact hole 651 on the data pad 65.

마지막으로, 세로로 길게 형성된 투명 도전층(61) 패턴을 따라 크롬 따위의 도전 물질로 이루어진 데이터선(80)이 형성되어 있으며, 접촉구(81, 611, 612, 613)를 통하여 투명 도전층(61)과 연결되어 있다.Finally, a data line 80 made of a conductive material such as chromium is formed along the vertically long transparent conductive layer 61 pattern, and is formed through the contact holes 81, 611, 612, and 613. 61).

이러한 구조의 박막 트랜지스터 기판에서는 도핑된 비정질 규소층(40)이 투명 도전층(61, 62)과 직접 접촉하지 않고, 버퍼층(51, 52)과 접촉하므로, 접촉 저항이 종래의 구조에 비하여 줄어들며, 버퍼층(51)과 투명 도전층(61)이 데이터선(80)을 따라 형성되어 있어 다중 구조를 이루고 있으므로, 그 중 하나가 단선이 되더라도 다른 것이 신호를 전달할 수 있기 때문에 단선으로 인한 불량을 줄일 수 있다. 또한, 데이터 패드(65)의 접촉구(651)를 통해 데이터 드라이브 아이시(data drive integrated circuit)가 접합 영역(B)에 장착될 때, 크롬 버퍼층(51)이 상부층인 ITO 투명 도전층(61)에 의해 보호를 받게 되므로 배선 금속에 대한 신뢰성이 향상된다.In the thin film transistor substrate having such a structure, the doped amorphous silicon layer 40 does not directly contact the transparent conductive layers 61 and 62, but contacts the buffer layers 51 and 52, so that the contact resistance is reduced as compared with the conventional structure. Since the buffer layer 51 and the transparent conductive layer 61 are formed along the data line 80 to form a multi-structure, even if one of them is broken, the other can transmit a signal, thereby reducing defects due to disconnection. have. In addition, when a data drive integrated circuit is mounted in the junction region B through the contact hole 651 of the data pad 65, the ITO transparent conductive layer 61 in which the chromium buffer layer 51 is the upper layer. ), The reliability of the wiring metal is improved.

그러면, 이러한 구조의 박막 트랜지스터 기판을 제조하는 방법을 도 7a 내지 도 7d를 참고로 하여 설명한다. 도 7a 내지 도 7d는 도 2에서 절단선 Ⅲ-Ⅲ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'의 단면을 하나의 도면으로 합하여 왼쪽부터 차례로 도시한 것이다.Next, a method of manufacturing a thin film transistor substrate having such a structure will be described with reference to FIGS. 7A to 7D. 7A to 7D show cross-sections of cutting lines III-III ', V-V', and VI-VI 'in FIG. 2 in order from the left.

먼저, 기판(100) 위에 알루미늄 합금막 및 몰리브덴막을 잇달아 적층하고 제1 마스크를 이용하여 패터닝하여 이중막으로 이루어진 게이트선, 게이트 패드(131, 132) 및 게이트 전극(111, 112)을 포함하는 게이트 배선(11)을 형성한다. 도 7a에 도시한 바와 같이, 연속하여 게이트 절연막(20), 비정질 규소층(30), 도핑된 비정질 규소층(40) 및 금속층(50)을 적층한다.First, an aluminum alloy layer and a molybdenum layer are sequentially stacked on the substrate 100 and patterned using a first mask to form a gate line including a double layer, a gate pad 131 and 132, and a gate electrode 111 and 112. The wiring 11 is formed. As shown in FIG. 7A, the gate insulating film 20, the amorphous silicon layer 30, the doped amorphous silicon layer 40, and the metal layer 50 are sequentially stacked.

이어, 금속층(50), 도핑된 비정질 규소층(40) 및 비정질 규소층(30)을 제2 마스크를 이용하여 패터닝하며, 이 때, 게이트 패드(13) 위의 세 층(30, 40, 50)도 제거된다. 도 7b에 도시한 것처럼, ITO 따위의 투명한 도전 물질로 투명 도전층(60)을 적층한 다음, 도 7c에 나타낸 것처럼, 제3 마스크를 이용하여 투명 도전층(61, 62)을 패터닝한다.Subsequently, the metal layer 50, the doped amorphous silicon layer 40 and the amorphous silicon layer 30 are patterned using a second mask, wherein the three layers 30, 40, 50 on the gate pad 13 are patterned. ) Is also removed. As shown in FIG. 7B, the transparent conductive layer 60 is laminated with a transparent conductive material such as ITO, and then the transparent conductive layers 61 and 62 are patterned using a third mask as shown in FIG. 7C.

도 7d에서 알 수 있는 바와 같이, 패터닝된 투명 도전층(61, 62)을 마스크로 하여 노출된 금속층(50) 및 도핑된 비정질 규소층(40)을 식각하고, 보호막(70)을 적층한다.As can be seen in FIG. 7D, the exposed metal layer 50 and the doped amorphous silicon layer 40 are etched using the patterned transparent conductive layers 61 and 62 as a mask, and the protective film 70 is laminated.

이어, 보호막(70)을 제4 마스크를 이용하여 식각하여 화소 전극(63)을 노출시킨다. 이때, 게이트 패드(13) 상부의 게이트 절연막(20) 및 투명 도전층(61) 중 데이터 패드(65) 부분 상부와 세로로 길게 형성된 부분 상부에 각각 접촉구(130, 651, 81, 611, 612, 613)를 형성한다. 그러면, 투명 도전층(61) 중 데이터 패드(65) 부분과 세로로 길게 형성된 부분과 게이트 패드(13) 상부의 게이트 절연막(20)이 노출된다. 노출된 게이트 절연막(20)을 식각하여 게이트 패드(13)의 상층인 몰리브덴막(132)을 노출시킨다.Subsequently, the passivation layer 70 is etched using the fourth mask to expose the pixel electrode 63. In this case, the contact holes 130, 651, 81, 611, and 612 are respectively formed on the upper portion of the gate insulating layer 20 and the transparent conductive layer 61 on the gate pad 13. , 613). As a result, a portion of the transparent conductive layer 61 that is formed to be long and long with the portion of the data pad 65 and the gate insulating layer 20 on the gate pad 13 are exposed. The exposed gate insulating film 20 is etched to expose the molybdenum film 132 that is an upper layer of the gate pad 13.

마지막으로, 크롬 따위의 도전 물질을 적층하고 제5 마스크를 이용하여 식각하여 데이터선(80)을 형성한다. 이때, 데이터선(80)은 접촉구(81, 611, 612, 613)를 통하여 투명 도전층(61)과 접촉한다.Finally, a conductive material such as chromium is stacked and etched using a fifth mask to form the data line 80. In this case, the data line 80 contacts the transparent conductive layer 61 through the contact holes 81, 611, 612, and 613.

앞서 언급한 바와 같이 도핑된 비정질 규소층이 ITO와 직접 접촉하지 않고, 크롬 등의 물질로 만들어진 버퍼층과 접촉함으로써 접촉 저항이 종래의 구조에 비하여 줄어들며, 버퍼층 및 투명 도전층이 데이터선을 따라 형성되어 있어 다중 구조를 이루고 있으므로, 이들 중 하나가 단선이 되더라도 나머지가 신호를 전달할 수 있기 때문에 단선으로 인한 불량을 줄일 수 있다. 또한, 데이터 패드의 접촉구를 통해 데이터 드라이브 아이시가 접합 영역에 장착될 때, 크롬 버퍼층이 상부층인 ITO 투명 도전층에 의해 보호를 받게 되므로 배선 금속에 대한 신뢰성이 향상된다.As mentioned above, the doped amorphous silicon layer is not in direct contact with ITO, but in contact with a buffer layer made of a material such as chromium, so that the contact resistance is reduced compared to the conventional structure, and the buffer layer and the transparent conductive layer are formed along the data line. Therefore, since the structure is multi-structure, even if one of them is disconnected, the other can transmit a signal, thereby reducing defects caused by the disconnection. In addition, when the data drive is mounted in the junction area through the contact of the data pad, the chromium buffer layer is protected by the ITO transparent conductive layer as the upper layer, thereby improving the reliability of the wiring metal.

도 1은 종래 기술에 따른 박막 트랜지스터 기판에서 박막 트랜지스터 부분의 단면도이고,1 is a cross-sectional view of a thin film transistor portion in a thin film transistor substrate according to the prior art,

도 2는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 배치도이고,2 is a layout view of a thin film transistor substrate according to an embodiment of the present invention;

도 3 내지 도 6은 각각 도 2에서 III-III', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 선을 따라 절단한 단면도이며,3 to 6 are cross-sectional views taken along the lines III-III ', IV-IV', V-V ', and VI-VI' of FIG. 2, respectively.

도 7a 내지 도 7d는 도 2 내지 도 6에 도시한 박막 트랜지스터 기판의 제조 방법을 순서에 따라 도시한 단면도이다.7A to 7D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor substrate illustrated in FIGS. 2 to 6.

Claims (10)

투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 제1 방향을 따라서 형성되어 있으며 게이트 전극을 포함하는 게이트선,A gate line formed on the substrate in a first direction and including a gate electrode; 상기 게이트선을 덮고 있는 게이트 절연막,A gate insulating film covering the gate line, 상기 게이트 절연막 위에 상기 게이트 전극에 대응하는 위치에 형성되어 있는 채널 부분과 제2 방향을 따라서 선형으로 형성되어 있는 선형 부분을 포함하는 반도체층,A semiconductor layer including a channel portion formed at a position corresponding to the gate electrode on the gate insulating layer and a linear portion linearly formed in a second direction; 상기 반도체층 위에 상기 게이트 전극을 중심으로 양쪽에 형성되어 있으며 금속으로 이루어진 제1 및 제2 버퍼층,First and second buffer layers formed on both sides of the gate electrode on the semiconductor layer and formed of metal; 상기 제1 및 제2 버퍼층 위에 각각 형성되어 있는 제1 및 제2 투명 도전층,First and second transparent conductive layers respectively formed on the first and second buffer layers; 상기 제2 투명 도전층이 연장되어 이루어져 있으며, 상기 제2 투명 도전층과 동일한 물질로 동일한 공정에 의하여 형성되어 있는 화소 전극,A pixel electrode formed by the same process as the second transparent conductive layer extending and formed of the same material as the second transparent conductive layer; 상기 제1 투명 도전층 위에 형성되어 있으며 상기 제1 투명 도전층을 노출시키는 2 이상의 제1 접촉구를 가지고 있는 보호막, 그리고A protective film formed on the first transparent conductive layer and having two or more first contact holes exposing the first transparent conductive layer; 상기 보호막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 제1 투명 도전층과 연결되어 있으며, 상기 반도체층의 상기 선형 부분을 따라서 중첩하며 제2 방향으로 형성되어 있는 데이터선을 포함하며,A data line formed on the passivation layer and connected to the first transparent conductive layer through the first contact hole and overlapping the linear portion of the semiconductor layer and formed in a second direction; 상기 제1 투명 도전층과 상기 제2 투명 도전층은 각각 소스 전극 및 드레인 전극의 기능을 수행하며,The first transparent conductive layer and the second transparent conductive layer each function as a source electrode and a drain electrode, 상기 제1 투명 도전층은 상기 반도체층의 상기 선형 부분 및 상기 데이터선의 사이에 상기 반도체층의 선형 부분을 따라서 중첩하며 제2 방향으로 형성되어 있고, 상기 제1 버퍼층은 상기 반도체층의 상기 선형 부분 및 상기 제1 투명 도전층의 사이에 상기 반도체층의 선형 부분을 따라서 중첩하며 제2 방향으로 형성되어 있으며,The first transparent conductive layer is formed along a linear portion of the semiconductor layer in a second direction between the linear portion and the data line of the semiconductor layer, and the first buffer layer is formed in the linear portion of the semiconductor layer. And overlapping along the linear portion of the semiconductor layer between the first transparent conductive layers, and formed in a second direction. 상기 반도체층과 상기 제1 버퍼층 및 상기 제2 버퍼층은 상기 반도체층의 상기 채널 부분을 제외하고 동일한 마스크에 의하여 식각되어 있는 액정 표시 장치용 박막 트랜지스터 기판.The semiconductor layer, the first buffer layer and the second buffer layer are etched by the same mask except for the channel portion of the semiconductor layer. 제1항에서,In claim 1, 상기 반도체층은 비정질 규소로 이루어져 있으며, 상기 제1 및 제2 버퍼층과 상기 반도체층 사이에 각각 형성되어 있는 도핑된 비정질 규소층을 더 포함하는 박막 트랜지스터 기판.The semiconductor layer is made of amorphous silicon, the thin film transistor substrate further comprises a doped amorphous silicon layer formed between the first and second buffer layer and the semiconductor layer, respectively. 제2항에서,In claim 2, 상기 제1 및 제2 투명 도전층과 화소 전극은 ITO로 만들어진 박막 트랜지스터 기판.The thin film transistor substrate of claim 1, wherein the first and second transparent conductive layers and the pixel electrode are made of ITO. 제3항에서,In claim 3, 상기 제1 및 제2 버퍼층은 크롬, 탄탈륨, 몰리브덴, 몰리브덴-텅스텐 합금중에서 선택된 하나의 물질로 만들어진 박막 트랜지스터 기판.And the first and second buffer layers are made of one material selected from chromium, tantalum, molybdenum, and molybdenum-tungsten alloys. 제1항에서,In claim 1, 상기 보호막은 상기 제1 투명 도전층을 노출시키는 제2 접촉구를 더 가지고 있으며, 상기 제2 접촉구를 통해 드러난 상기 제1 투명 도전층을 통하여 외부의 신호를 전달받는 액정 표시 장치용 박막 트랜지스터 기판.The passivation layer further includes a second contact hole exposing the first transparent conductive layer, and receives an external signal through the first transparent conductive layer exposed through the second contact hole. . 투명한 절연 기판 위에 제1 방향으로 형성되어 있으며, 게이트 전극을 포함하는 게이트선 및 상기 게이트선의 한 끝에 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate line formed on the transparent insulating substrate in a first direction and including a gate line including a gate electrode and a gate pad connected to one end of the gate line; 게이트 절연막, 도핑되지 않은 비정질 규소층, 도핑된 비정질 규소층 및 금속층을 연속으로 적층하는 단계,Sequentially depositing a gate insulating film, an undoped amorphous silicon layer, a doped amorphous silicon layer and a metal layer, 상기 금속층, 상기 도핑된 비정질 규소층 및 상기 도핑되지 않은 비정질 규소층을 하나의 마스크로 패터닝하여 상기 게이트 전극의 상부에 형성되는 채널 부분과 제2 방향으로 형성되어 있는 선형 부분을 포함하도록 형성하는 단계,Patterning the metal layer, the doped amorphous silicon layer and the undoped amorphous silicon layer with a mask to form a channel portion formed on the gate electrode and a linear portion formed in a second direction. , 상기 게이트 전극에 대하여 양쪽으로 분리되어 있으며 상기 금속층을 덮는 제1 및 제2 투명 도전층 및 화소 전극을 형성하는 단계,Forming first and second transparent conductive layers and a pixel electrode separated from each other with respect to the gate electrode and covering the metal layer; 상기 제1 및 제2 투명 도전층 사이에 노출된 상기 금속층 및 상기 도핑된 비정질 규소층을 식각하는 단계,Etching the metal layer and the doped amorphous silicon layer exposed between the first and second transparent conductive layers, 보호막을 적층하는 단계,Laminating a protective film, 상기 보호막을 식각하여 상기 게이트 패드 상부의 상기 게이트 절연막 및 상기 제1 투명 도전층 상부에 각각 제1 접촉구 및 2 이상의 제2 접촉구를 형성하는 단계,Etching the passivation layer to form a first contact hole and at least two second contact holes on the gate insulating layer and the first transparent conductive layer, respectively, on the gate pad; 상기 제1 접촉구를 통하여 노출된 상기 게이트 절연막을 식각하여 상기 게이트 패드를 노출시키는 단계,Etching the gate insulating film exposed through the first contact hole to expose the gate pad; 도전막을 적층하는 단계,Laminating the conductive film, 상기 도전막을 식각하여 상기 제2 접촉구를 통하여 상기 제1 투명 도전층과 연결되는 데이터선을 형성하는 단계를 포함하며,Etching the conductive layer to form a data line connected to the first transparent conductive layer through the second contact hole; 상기 제2 투명 도전층은 상기 화소 전극과 동일한 물질로 동일한 마스크를 사용하여 일체로 형성되며,The second transparent conductive layer is integrally formed using the same mask as the same material as the pixel electrode, 상기 제1 투명 도전층과 상기 데이터선은 상기 도핑되지 않은 비정질 규소층의 상기 선형 부분을 따라서 중첩되며 제2 방향으로 형성되는 부분을 가지도록 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the first transparent conductive layer and the data line are formed to have a portion overlapping the linear portion of the undoped amorphous silicon layer and formed in a second direction. 제6항에서,In claim 6, 상기 보호막을 식각하는 단계에서 상기 제1 투명 도전층의 상부에 외부로부터의 신호를 인가할 수 있도록 제3 접촉구를 형성하는 박막 트랜지스터 기판의 제조 방법.And forming a third contact hole on the upper portion of the first transparent conductive layer to etch the passivation layer so as to apply a signal from the outside. 제7항에서,In claim 7, 상기 제1 및 제2 투명 도전층은 ITO로 만들어지는 박막 트랜지스터 기판의 제조 방법.And the first and second transparent conductive layers are made of ITO. 제8항에서,In claim 8, 상기 금속층은 크롬, 탄탈륨, 몰리브덴, 몰리브덴-텅스텐 합금 중에서 선택된 하나의 물질로 만들어진 박막 트랜지스터 기판의 제조 방법.The metal layer is a method of manufacturing a thin film transistor substrate made of one material selected from chromium, tantalum, molybdenum, molybdenum-tungsten alloy. 제9항에서,In claim 9, 상기 제1 투명 도전층은 상기 데이터선의 모양을 따라 형성하는 박막 트랜지스터 기판의 제조 방법.And the first transparent conductive layer is formed along the shape of the data line.
KR1019970048773A 1997-05-30 1997-09-25 Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof KR100495797B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US09/087,407 US5990986A (en) 1997-05-30 1998-05-29 Thin film transistor substrate for a liquid crystal display having buffer layers and a manufacturing method thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR101997022145 1997-05-30
KR19970022145 1997-05-30
KR1019970022145 1997-05-30

Publications (2)

Publication Number Publication Date
KR19980086382A KR19980086382A (en) 1998-12-05
KR100495797B1 true KR100495797B1 (en) 2005-09-28

Family

ID=37304878

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048773A KR100495797B1 (en) 1997-05-30 1997-09-25 Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR100495797B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001194676A (en) * 2000-01-07 2001-07-19 Hitachi Ltd Liquid crystal display device
KR101012792B1 (en) * 2003-12-08 2011-02-08 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR100835113B1 (en) * 2006-08-22 2008-06-03 동부일렉트로닉스 주식회사 Bipolar junction transistor and the fabrication method, CMOS image sensor having it and the fabrication method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152572A (en) * 1991-12-02 1993-06-18 Matsushita Electric Ind Co Ltd Metallic wiring, and semiconductor device using it, and tft liquid crystal display
KR960029855A (en) * 1995-01-06 1996-08-17 김광호 Thin film transistor liquid crystal display device and manufacturing method thereof
JPH0992840A (en) * 1995-09-28 1997-04-04 Nec Corp Liquid crystal display device and its manufacture
KR19990018957A (en) * 1997-08-28 1999-03-15 구자홍 Structure of Substrate of LCD and Manufacturing Method Thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152572A (en) * 1991-12-02 1993-06-18 Matsushita Electric Ind Co Ltd Metallic wiring, and semiconductor device using it, and tft liquid crystal display
KR960029855A (en) * 1995-01-06 1996-08-17 김광호 Thin film transistor liquid crystal display device and manufacturing method thereof
JPH0992840A (en) * 1995-09-28 1997-04-04 Nec Corp Liquid crystal display device and its manufacture
KR19990018957A (en) * 1997-08-28 1999-03-15 구자홍 Structure of Substrate of LCD and Manufacturing Method Thereof

Also Published As

Publication number Publication date
KR19980086382A (en) 1998-12-05

Similar Documents

Publication Publication Date Title
KR100333273B1 (en) The array substrate of TFT type liquid crystal display device and a method of fabricating the same
US6411358B2 (en) Liquid crystal display devices
US7605875B2 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US5990986A (en) Thin film transistor substrate for a liquid crystal display having buffer layers and a manufacturing method thereof
KR100321925B1 (en) Manufacturing method of thin film transistor substrate for liquid crystal display device using four masks and thin film transistor substrate for liquid crystal display device
JP4131297B2 (en) Manufacturing method of liquid crystal display device
KR100495797B1 (en) Thin film transistor substrate for liquid crystal display device using buffer layer and manufacturing method thereof
KR100623974B1 (en) Liquid Crystal Display and Manufacturing Method Thereof
KR100552298B1 (en) Liquid crystal display device and substrate manufacturing method for liquid crystal display device
KR100222896B1 (en) Electrode wiring formating method of liquid crystal display device
KR100629685B1 (en) The array substrate of TFT type liquid crystal display device and the method of fabricating the same
JP3752846B2 (en) Display device
JP2001343659A (en) Active matrix type liquid crystal display panel and method of manufacture
JPH0713180A (en) Liquid crystal display device
JP3962800B2 (en) Manufacturing method of liquid crystal display device
KR20000014539A (en) Lcd and manufacturing method thereof
JPH11218782A (en) Active matrix type liquid crystal display device
KR100502813B1 (en) Manufacturing Method of Thin Film Transistor, Thin Film Transistor Board and Manufacturing Method Thereof
KR100490043B1 (en) Planar drive type liquid crystal display device and its manufacturing method
KR100299684B1 (en) Manufacturing method of thin film transistor substrate for liquid crystal display device using four masks and thin film transistor substrate for liquid crystal display device
KR20000014524A (en) Thin film transistor substrate for a lcd and manufacturing method thereof
KR100277501B1 (en) LCD and its manufacturing method
KR100777698B1 (en) thin film transistor array panel for a liquid crystal display and a manufacturing method thereof
JP3873164B2 (en) Manufacturing method of active matrix type liquid crystal display panel
JP2002182241A (en) Array substrate and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee