KR100492382B1 - 마이크로 전기기계 장치를 위한 브리지 - Google Patents

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Abstract

제 2 도전층에 있는 전도성 브리지(16)는 제 1 도전층에 있는 한쌍의 간격져 떨어져 있는 전도성 스트립(12)을 결합시키는 데에 이용될 수 있다. 제 1 및 제 2 스트립(12)간의 갭(44)은 제 1 및 제 2 스트립(12)과 브리지(16) 자체를 제 1 및 제 2 스트립(12)사이의 갭(44)을 통하여 뻗어있는 또다른 도체(18)로 부터 절연하는 시키면서 브리지(16)에 의하여 브리징될 수 있다.

Description

마이크로 전기기계 장치를 위한 브리지{BRIDGES FOR MICROELECTROMECHANICAL STRUCTURES}
본 발명은 일반적으로 마이크로전기기계 장치(MEMS: microelectromechanical structures)에 관한 것이다.
마이크로 전기기계 장치는 마이크로전자 제조 기술을 사용하여 제조될 수 있는 물리적인 구조체이다. MEMS 디바이스의 제조에 있어서, 상이한 구조체들을 서로 전기적으로 절연시키는 것이 바람직한 경우가 많다. 이 목적을 위하여, 에어갭이 전기 커넥터의 밑에 위치될 수 있다. 이러한 구조는 에어갭위에서 전기적 연결을 허용하고 아래에 있는 디바이스로 부터 절연되게 하므로 브리지라 불릴 수 있다.
예컨대, 다중 모드 다중 대역의 휴대폰 응용분야를 위하여, 안테나 스위치 멀티플렉서는 송신과 수신사이에서 뿐 아니라, 상이한 모드나 상이한 대역으로 안테나를 스위칭한다. 멀티플렉서는 많은 개개의 스위치로 구성된다. 신호선, 접지선, 및 서로를 가로지르는 기동 제어선을 라우팅하기 위하여, 두개 이상의 금속층이 필요하다.
예컨대, 인-라인 캔틸레버 빔 메탈 컨택트 시리즈 스위치는 일반적으로 연결을 허용하기 위하여 두개의 금속선을 필요로한다. 제 1 신호선은 제 1 층에 있을 수 있고, 제 2 신호선 또한 제 1 층에 있을 수 있고, 기동 엘리먼트는 제 1 층에 있을 수 있으나, 캔틸레버 빔 메탈 컨택트 스위치 그 자체는 적어도 제 2 층에 있어야 한다.
따라서, MEMS 디바이스에서 연결을 허용하는 보다 나은 방식이 필요하다.
도 1을 참조하면, 본 발명의 일 실시예에 따라, 기본 스위치/전송선 공면 도파관(CPW: co-planar waveguide)(10)은 갭(22)에 의하여 분리된 두개의 스트립을 포함하는 접지선(12a)을 가로질러 브리지(16e)아래로 통과되는 제어 전압선(18)을 포함한다. 접지선(12a, 12b, 및 12c)은 제 1 도전층에 형성될 수 있다. 신호선(16)은 제 2의, 별개의 도전층에 만들어질 수 있다. 제어 전압선(18)은 또한 제 1 도전층에 있을 수 있다.
CPW(10)의 폭은 일반적으로 신호선(16)의 폭에 비례한다. 신호선(16)의 폭은 필요한 전도도를 가지기 위하여 제 1 및 제 2 도전층을 사용하여 감소될 수 있다. 따라서, 접지선(12)은 일 실시예에서 얇은 바닥 금속 층을 사용하여 만들어질 수 있다.
브리지(16e)의 폭"W"은 브리지(16e)의 바닥아래의 (도 1에 도시되지 않은)희생층(sacrificial layer)이 릴리스 단계동안 제거될 수 있도록 충분히 작을 수 있다. 일 실시예에서, 브리지(16e)의 간격은 제 2의, 상부 도전층의 두께의 대략 다섯배보다 작을 수 있고 따라서 브리지(16e)는 두개의 도전층간의 전압에서 붕괴되지 않을 만큼 충분히 견고하다.
도 2는 본 발명의 또다른 실시예에 따라 신호선(16a 내지 16g)뿐만 아니라, 신호선(16f 및 16g), 및 접지선(12)을 포함하는 멀티플렉서(10a)를 도시한다. 브리지(20a)는 접지선(12c)를 브리징하고, 브리지(26)는 엘리먼트(16f 와 16g)를 브리징하고, 브리지(20)는 접지선(12a)을 브리징한다. 따라서, 제어 전압선(18a)은 접지선(12d)에 이르기 위해 3개의 분리된 접지선(12a, 12b, 12c)을 통하여 걸쳐있을 수 있다.
본 발명의 또다른 실시예에 따라, 도 3을 참조하면, 접지선(12a, 12b, 12c)은 제어선(18b, 18c)에 의하여 가로질러질 수 있다. 제어 전압선(18b)은 브리지(34)아래로 지나가고 제어 전압선(18c)은 브리지(35)아래로 지나간다. 신호선(32, 36)은 브리지(35)에 의하여 결합된다. 각각의 브리지(34, 35)를 비교적 작은 간격으로 유지함으로써, 다수의 브리지가 몇몇 실시예에서 필요할 수 있다. 따라서, 중간 신호선 부분(36)은 브리지(34, 35)의 길이가 원하는 길이로 제한될 수 있도록 하는 섬(island)을 제공할 수 있다.
본 발명의 일 실시예에 따라, 브리지(16e, 16c, 20, 26, 20a, 16c, 34 또는 35)와 같은 브리지는 반도체 기판(40)에 유전층(42)을 형성함으로써 형성될 수 있다. 유전층은 예컨대, 이산화규소나 질화규소일 수 있다.
그 다음에, 도 5에 나타난 바와 같이, 제 1 또는 바닥 도전층(12)은 유전층(42)위에 증착되고 패터닝될 수 있다. 층(12)의 패터닝은 중앙 섬(46)과 갭(44)을 형성한다. 일 실시예에서, 바닥 도전층(12)은 티타늄, 니켈, 및 금의 합성물일 수 있다.
도 6을 참조하면, 구조는 그 다음에 희생층(48)으로 덮힐 수 있다. 희생층(48)은 몇몇 실시예에서 증착되거나 회전가공(spun-on)될 수 있다. 일 실시예에서, 희생층(48)은 온도가 상승할때 리플로우되거나, 수축되거나, 용융되거나, 기화되는 폴리이미드, 레지스트, 또는 저점도 유리(flowable glass)와 같은 중합체로 만들어질 수 있다.
다음에, 도 7을 참조하면, 리쏘그래피와 에칭후에, 앵커홀(50)이 희생층(48)에 형성된다.
그 다음에, 도 8에 나타난 구조를 이루기 위하여 플레이팅을 용이하게 하게 위한 시드층(52)이 도 7에 나타난 구조에 코팅될 수 있다. 두꺼운 레지스트(54)가 도 9에 나타난 바와 같은 플레이팅을 위해 몰드로서 패터닝될 수 있다. 다음에, 브리지(16)는 브리지(16)의 접착을 용이하게 하기 위한 시드층(52)를 사용하여, 그리고 브리지(16)를 구획형성하기 위한 몰드로서 레지스트(54)를 사용하여, 플레이팅될 수 있다. 브리지(16)를 형성하는 제 2 또는 최상부 도전층은 본 발명의 일실시예에서 금이다.
브리지(16)를 플레이팅한 후에, 레지스트(54)는 제거된다. 시드층(52)은 에칭되어 제거되고 물질(48)은 릴리스되어, 브리지(16)아래에 빈공간(58)을 형성한다. 일 실시예에서, 희생층(48)은 열을 가함으로써 릴리스된다.
본 발명의 또다른 실시예에서, 도 8에 도시된 구조가 형성된 이후에, 도 12에 나타난것과 같은 U자형 금속 구조(52)를 형성하기 위하여 에칭이 사용될 수 있다. 시드층을 플레이팅하는 대신, 이 실시예에서 보다 무거운 금속층(52)이 형성될 수 있다. 따라서, 에어 브리지는 물질(48)을 릴리스함으로써 형성될 수 있고, 빈공간(60)을 형성할 수 있다.
본 발명이 몇몇 제한된 실시예에 관하여 기술되었지만, 당업자는 본 발명으로 부터 많은 수정과 변형이 가능함을 이해할 것이다. 첨부된 청구항은 본 발명의 사상과 범위내에 속하는 상기 수정과 변형을 모두 포함한다고 해석되어야 한다.
상기 방식에 의하여, MEMS 디바이스에서 연결을 허용하는 보다 나은 방식을 제공할 수 있다.
도 1은 본 발명의 일 실시예의 상부 평면도,
도 2는 본 발명의 제 2 실시예의 상부 평면도,
도 3은 본 발명의 제 3 실시예의 상부 평면도,
도 4는 본 발명의 일 실시예에 따른 기술의 확대 단면도,
도 5는 본 발명의 일 실시예에 따른 후속단계에서 도 4에 도시된 실시예의 확대 단면도,
도 6은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 7은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 8은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 9은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 10은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 11은 본 발명의 일 실시예에 따른 후속단계에서의 확대 단면도,
도 12는 본 발명의 또다른 실시예에 따른 도 8에 도시된 단계의 후속단계에서의 확대 단면도,
도 13은 본 발명의 일 실시예에 따른 도 12에 도시된 단계의 후속단계에서의 확대 단면도를 나타낸다.

Claims (16)

  1. 갭에 의해 분리된 한 쌍의 스트립을 제 1 도전층에 형성하는 단계,
    상기 제 1 도전층에서 상기 갭을 통하여 도체를 뻗게하는 단계, 및
    상기 도체로부터 절연시킨 상태로 상기 제 1 및 제 2 스트립을 전기적으로 연결하는 전도성 브리지를 제 2 도전층에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 공면 도파관을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 멀티플렉서를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 제 1 도전층위에 상기 제 2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 전도성 브리지 아래에 릴리스 물질을 형성하는 단계와 상기 릴리스 물질을 릴리스하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 열을 가함으로써 상기 릴리스 물질을 릴리스하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 브리지를 상기 제 2 도전층의 두께의 5배의 두께 이하의 간격으로 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 제어 전압선이 동일한 제 1 도전층에 의해 형성된 복수의 접지선을 통하여 뻗도록 하는 갭을 제공함으로써, 상기 접지선을 통하여 상기 제어 전압선이 뻗어있을 수 있도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 갭의 각각을 가로지르는 각각의 접지선을 연결하기 위한 복수의 브리지를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 반도체 구조체상에 절연재를 증착하는 단계, 상기 절연재상에 릴리스 물질을 형성하는 단계, 및 상기 릴리스 층상에 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 브리지의 형상을 구획형성하기 위하여 상기 시드층위에 몰드층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 집적회로에 있어서,
    반도체 기판,
    갭에 의하여 분리된 한쌍의 전도성 스트립을 포함하고, 상기 한쌍의 스트립으로부터 절연상태로 상기 갭을 가로질러 뻗어있는 선을 더 포함하는, 상기 반도체 기판위에 형성된 제 1 도전층, 및
    상기 제 1 스트립을 상기 선으로부터 전기적으로 절연상태로 제 2 스트립에 연결하는 브리지를 포함하는, 상기 제 1 도전층위의 제 2 도전층을 포함하는 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서, 상기 집적회로는 공면 도파관을 포함하는 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서, 상기 집적회로는 멀티플렉서를 포함하는 것을 특징으로 하는 집적회로.
  15. 제 12 항에 있어서, 상기 브리지는 상기 제 2 도전층의 두께의 5배의 두께 이하의 간격을 가지는 것을 특징으로 하는 집적회로.
  16. 제 12 항에 있어서, 상기 선은 복수의 접지선을 완전히 관통해서 뻗어있는 제어 전압선이고, 상기 접지선의 각각은 상기 제어선의 통과를 허용하는 갭을 포함하고, 상기 집적회로는 상기 제어 전압선위로 상기 갭을 가로지르는 상기 접지선의 각각을 연결하는 복수의 브리지를 포함하는 것을 특징으로 하는 집적회로.
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