KR100491089B1 - Heterojunction bipolar transistor and manufacturing method thereof - Google Patents
Heterojunction bipolar transistor and manufacturing method thereof Download PDFInfo
- Publication number
- KR100491089B1 KR100491089B1 KR10-2002-0077325A KR20020077325A KR100491089B1 KR 100491089 B1 KR100491089 B1 KR 100491089B1 KR 20020077325 A KR20020077325 A KR 20020077325A KR 100491089 B1 KR100491089 B1 KR 100491089B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- emitter
- metal pattern
- pattern
- base
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 70
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000010953 base metal Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 10
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
기판; 기판 위에 형성되어 있는 컬렉터 층; 컬렉터 층 위에 형성되어 있는 베이스 층; 베이스 층 위에 패턴화 되어 형성되어 있는 이미터 층 패턴; 이미터 층 패턴 위에 형성되어 있는 이미터 금속 패턴; 베이스 층 위에 형성되어 있고, 이미터 금속 패턴과 소정 간격 이격되어 있는 베이스 금속 패턴; 이미터 금속 패턴과 상기 베이스 금속 패턴의 사이에 형성되어 있는 절연 측벽을 포함하는 이종 접합 바이폴라 트랜지스터.Board; A collector layer formed on the substrate; A base layer formed over the collector layer; An emitter layer pattern patterned on the base layer; An emitter metal pattern formed over the emitter layer pattern; A base metal pattern formed on the base layer and spaced apart from the emitter metal pattern by a predetermined distance; A heterojunction bipolar transistor comprising an insulating sidewall formed between an emitter metal pattern and the base metal pattern.
Description
본 발명은 이종 접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a heterojunction bipolar transistor and a method of manufacturing the same.
일반적으로 이종 접합 바이폴라 트랜지스터(Heterojunction bipolar transistor, HBT)는 빠른 속도, 고 출력, 고 효율 및 선형성 등의 우수한 전기적 특성으로 인하여 초고속 아날로그 및 디지털 통신회로를 구성하는 능동 소자로 각광받고 있다. 특히, InP/InGaAs 기반의 이종 접합 바이 폴라 트랜지스터는 수 백 GHz 이상의 차단 주파수 및 최대 공진 주파수를 가질 수 있어 40 Gbps 이상의 자료 전송 속도 및 테라 기가급 자료를 보내고 받을 수 있는 송수신단 회로 구성에 사용할 수 있다는 장점이 있다. 그러나, 이러한 수 백 GHz 이상의 차단 주파수를 얻기 위해서는 낮은 베이스 저항을 얻는 것이 중요한 요소이다. In general, heterojunction bipolar transistors (HBTs) are spotlighted as active devices that make up high-speed analog and digital communication circuits due to their excellent electrical characteristics such as high speed, high output, high efficiency, and linearity. Specifically, InP / InGaAs-based heterojunction bipolar transistors can have cutoff frequencies of up to several hundred GHz and maximum resonant frequencies, enabling them to be used in transmitter-to-receiver circuit configurations capable of data transmission rates of 40 Gbps and higher and tera- gerable data. There is an advantage. However, to achieve such cutoff frequencies of hundreds of GHz or more, it is important to obtain a low base resistance.
그러나, 종래의 이종 접합 바이폴라 트랜지스터는 이미터 층 아래의 내부 베이스 층이나 베이스 접촉이 있는 외부 베이스 층의 베이스 저항이 모두 베이스 농도에만 의존하고 있다. 즉, 베이스 농도가 낮을 경우는 높은 베이스 저항을 갖고, 베이스 농도가 높을 경우는 낮은 베이스 저항을 갖게 된다. 그러나, 너무 높은 베이스 농도는 이미터 주입 효율이 낮아지게 할 수 있다. 또한, 너무 높은 베이스 농도에서 이미터와 베이스 접합이 이루어지면 접합 누설 전류가 크게 발생할 수 있다. However, in conventional heterojunction bipolar transistors, the base resistance of the inner base layer below the emitter layer or the outer base layer with base contact all depend only on the base concentration. In other words, when the base concentration is low, it has a high base resistance, and when the base concentration is high, it has a low base resistance. However, too high base concentrations can result in low emitter implantation efficiency. In addition, if the emitter and base junction are made at too high a base concentration, the junction leakage current may occur greatly.
또한, 자기정렬 공정을 통한 베이스 금속의 형성 시 베이스 금속과 이미터 금속간에 전기적 단락이 발생할 수 있다. 특히 수 백 개의 소자 내지 수 만개의 소자들이 필요한 회로에서 안정적으로 사용할 수 없다는 단점이 있다. In addition, when the base metal is formed through a self-aligning process, an electrical short may occur between the base metal and the emitter metal. In particular, there are disadvantages in that hundreds to tens of thousands of devices cannot be used stably in a required circuit.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 차단 주파수 및 최대 공진 주파수가 향상되고, 많은 소자들의 집적화가 필요한 회로에 높은 신뢰성을 줄 수 있는 이종 접합 바이폴라 트랜지스터를 제공하는 데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a heterojunction bipolar transistor capable of improving a cutoff frequency and a maximum resonant frequency and giving high reliability to a circuit requiring integration of many devices.
상기 목적을 달성하기 위하여 본 발명의 이종 접합 바이폴라 트랜지스터는 기판; 상기 기판 위에 형성되어 있는 컬렉터 층; 상기 컬렉터 층 위에 형성되어 있는 베이스 층; 상기 베이스 층 위에 패턴화 되어 형성되어 있는 이미터 층 패턴; 상기 이미터 층 패턴 위에 형성되어 있는 이미터 금속 패턴; 상기 베이스 층 위에 형성되어 있고, 상기 이미터 금속 패턴과 소정 간격 이격되어 있는 베이스 금속 패턴; 상기 이미터 금속 패턴과 상기 베이스 금속 패턴의 사이에 형성되어 있는 절연 측벽;을 포함하는 것이 바람직하다.In order to achieve the above object, the heterojunction bipolar transistor of the present invention includes a substrate; A collector layer formed on the substrate; A base layer formed on the collector layer; An emitter layer pattern patterned on the base layer; An emitter metal pattern formed on the emitter layer pattern; A base metal pattern formed on the base layer and spaced apart from the emitter metal pattern by a predetermined distance; And an insulating sidewall formed between the emitter metal pattern and the base metal pattern.
또한, 상기 이미터 층 패턴의 폭은 상기 이미터 금속 패턴의 폭보다 좁게 형성되어 있는 것이 바람직하다. Further, the width of the emitter layer pattern is preferably formed narrower than the width of the emitter metal pattern.
또한, 상기 베이스 층은 상기 이미터 금속 패턴에 대응하여 위치하고 있는 저농도의 내부 베이스 층과, 상기 베이스 금속 패턴 아래에 위치하고 있는 고농도의 외부 베이스 층으로 이루어져 있는 것이 바람직하다. In addition, the base layer preferably comprises a low concentration inner base layer positioned corresponding to the emitter metal pattern and a high concentration outer base layer positioned below the base metal pattern.
또한, 상기 절연 측벽은 상기 이미터 금속 패턴의 측면, 상기 이미터 층 패턴의 측면, 상기 베이스 금속 패턴의 측면 및 상기 내부 및 외부 베이스 층의 일부를 덮고 있는 것이 바람직하다. In addition, the insulating sidewall preferably covers a side of the emitter metal pattern, a side of the emitter layer pattern, a side of the base metal pattern, and a portion of the inner and outer base layers.
또한, 상기 절연 측벽은 산화막 또는 질화막 중에서 선택된 어느 하나인 것이 바람직하다. In addition, the insulating side wall is preferably any one selected from an oxide film and a nitride film.
또한, 상기 기판과 상기 컬렉터 층 사이에는 서브 컬렉터 층이 더 형성되어 있는 것이 바람직하다. In addition, it is preferable that a sub collector layer is further formed between the substrate and the collector layer.
또한, 상기 서브 컬렉터 층의 일부분의 위에는 컬렉터 금속 패턴이 형성되어 있는 것이 바람직하다. In addition, it is preferable that a collector metal pattern is formed on a portion of the sub-collector layer.
상기 목적을 달성하기 위하여 본 발명의 이종 접합 바이폴라 트랜지스터의 제조 방법은 기판 위에 컬렉터 층, 베이스 층, 이미터 층 및 이미터 금속층을 차례대로 형성하는 단계; 상기 이미터 금속층을 패턴화하여 이미터 금속 패턴으로 형성하는 단계; 상기 이미터 금속 패턴을 마스크로 상기 이미터 층을 식각하여 이미터 층 패턴을 형성하는 단계; 상기 베이스 층, 이미터 층 패턴 및 이미터 금속 패턴을 덮는 절연막을 형성하는 단계; 상기 이미터 금속 패턴을 마스크로 하여 상기 베이스 층에 이온을 주입하여 고농도의 외부 베이스 층 및 저농도의 내부 베이스 층을 형성하는 단계; 상기 베이스 층에 주입된 이온을 열처리하는 단계; 상기 절연막을 식각하여 상기 이미터 층 패턴의 양 측면 및 이미터 금속 패턴의 양 측면을 덮는 절연 측벽을 형성하는 단계; 상기 내부 베이스 층 위에 베이스 금속 패턴을 형성하는 단계를 포함하는 것이 바람직하다. In order to achieve the above object, a method of manufacturing a heterojunction bipolar transistor of the present invention comprises the steps of sequentially forming a collector layer, a base layer, an emitter layer and an emitter metal layer on a substrate; Patterning the emitter metal layer to form an emitter metal pattern; Etching the emitter layer using the emitter metal pattern as a mask to form an emitter layer pattern; Forming an insulating film covering the base layer, the emitter layer pattern, and the emitter metal pattern; Implanting ions into the base layer using the emitter metal pattern as a mask to form a high concentration of the outer base layer and a low concentration of the inner base layer; Heat-treating ions implanted in the base layer; Etching the insulating film to form insulating sidewalls covering both sides of the emitter layer pattern and both sides of the emitter metal pattern; Preferably, forming a base metal pattern on the inner base layer.
또한, 이미터 층 패턴을 형성하는 단계에서는 상기 이미터 층 패턴의 폭이 상기 이미터 금속 패턴의 폭보다 좁게 형성하는 것이 바람직하다. In the forming of the emitter layer pattern, the width of the emitter layer pattern is preferably smaller than the width of the emitter metal pattern.
또한, 상기 열처리하는 단계는 250℃ 내지 600℃의 범위 내에서 10 내지 60초 동안 진행하는 것이 바람직하다. In addition, the heat treatment step is preferably performed for 10 to 60 seconds in the range of 250 ℃ to 600 ℃.
또한, 상기 기판과 상기 컬렉터 층 사이에는 서브 컬렉터 층을 더 형성하는 것이 바람직하다. In addition, it is preferable to further form a sub-collector layer between the substrate and the collector layer.
또한, 상기 서브 컬렉터 층의 일부분의 위에는 컬렉터 금속 패턴을 형성하는 것이 바람직하다. In addition, it is preferable to form a collector metal pattern on a portion of the sub-collector layer.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이하, 첨부된 도 1을 참조하여 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 보다 상세하게 설명하기로 한다.Hereinafter, a heterojunction bipolar transistor according to an embodiment of the present invention will be described in detail with reference to FIG. 1.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 기판(1) 위에 서브 컬렉터 층(2), 컬렉터 층(3), 베이스 층(4)이 차례대로 형성되어 있다. 기판(1)은 반절연성의 InP 기판을 사용하는 것이 바람직하다. 서브 컬렉터 층(2)은 N+ 도핑된 InGaAs 물질로 이루어져 있고, 컬렉터 층(3)은 N 도핑된 InGaAs 물질로 이루어져 있다. 베이스 층(4)은 P+ 도핑된 InGaAs 물질로 이루어져 있다. 이러한 베이스 층(4)은 저농도의 내부 베이스 층(4a)과 고농도의 외부 베이스 층(4b)으로 구분된다. 외부 베이스 층(4b)에는 탄소, 실리콘 및 베로늄 등이 1 내지 10×1019 개/㎤ 정도의 고농도로 주입되어 있다.Referring to FIG. 1, in a heterojunction bipolar transistor according to an embodiment of the present invention, a sub-collector layer 2, a collector layer 3, and a base layer 4 are sequentially formed on a substrate 1. As the substrate 1, it is preferable to use a semi-insulating InP substrate. The sub collector layer 2 is made of N + doped InGaAs material, and the collector layer 3 is made of N doped InGaAs material. The base layer 4 is made of P + doped InGaAs material. This base layer 4 is divided into a low concentration inner base layer 4a and a high concentration outer base layer 4b. Carbon, silicon, veronium, and the like are injected into the outer base layer 4b at a high concentration of about 1 to 10 x 10 19 atoms / cm 3.
내부 베이스 층(4a) 위에는 이미터 층 패턴(5a)이 형성되어 있다. 이러한 이미터 층 패턴(5a)은 N+ 도핑된 InP 물질로 이루어져 있다. An emitter layer pattern 5a is formed on the inner base layer 4a. This emitter layer pattern 5a is made of N + doped InP material.
이미터 층 패턴(5a) 위에는 이미터 금속 패턴(6a)이 형성되어 있다. 이미터 금속 패턴(6a)은 Ti/Pt/Au 또는 Pt/Ti/Pt로 이루어져 있다. 이러한 이미터 금속 패턴(6a)은 200 내지 300nm 정도의 두께로 형성되어 있다. 이미터 층 패턴(5a)의 폭(d1)은 이미터 금속 패턴(6a)의 폭(d2)보다 좁게 형성되어 있다. 이미터 층 패턴(5a)의 폭(d1)은 이미터 금속 패턴(6a)의 폭(d2)보다 0.2 내지 0.4 ㎛ 정도 좁게 형성되어 있는 것이 바람직하다. The emitter metal pattern 6a is formed on the emitter layer pattern 5a. The emitter metal pattern 6a is made of Ti / Pt / Au or Pt / Ti / Pt. The emitter metal pattern 6a is formed to a thickness of about 200 to 300 nm. The width d1 of the emitter layer pattern 5a is formed narrower than the width d2 of the emitter metal pattern 6a. It is preferable that the width d1 of the emitter layer pattern 5a is formed to be about 0.2 to 0.4 mu m narrower than the width d2 of the emitter metal pattern 6a.
또한, 이미터 금속 패턴(6a)과 이미터 층 패턴(5a)사이에는 접촉 저항을 감소시키기 위해 N+ 도핑된 InGaAs 이미터 접촉층을 형성할 수도 있다. In addition, an N + doped InGaAs emitter contact layer may be formed between the emitter metal pattern 6a and the emitter layer pattern 5a to reduce the contact resistance.
내부 베이스 층(4a) 위에는 베이스 금속 패턴(6b)이 형성되어 있다. 베이스 금속 패턴(6b)은 이미터 금속 패턴(6a)과 소정 간격 이격되어 형성되어 있다. 이러한 베이스 금속 패턴(6b)은 Ti/Pt/Au 또는 Pt/Ti/Pt로 이루어져 있다. The base metal pattern 6b is formed on the inner base layer 4a. The base metal pattern 6b is formed to be spaced apart from the emitter metal pattern 6a by a predetermined interval. The base metal pattern 6b is made of Ti / Pt / Au or Pt / Ti / Pt.
이미터 금속 패턴(6a)과 베이스 금속 패턴(6b)의 사이에는 절연 측벽(7a)이 형성되어 있다. 절연 측벽(7a)은 이미터 금속 패턴(6a)의 측면, 이미터 층 패턴(5a)의 측면, 베이스 금속 패턴(6b)의 측면 및 내부 및 외부 베이스 층(4b)의 일부를 덮고 있다. 따라서, 이미터 금속 패턴(6a)과 베이스 금속 패턴(6b)간의 전기적 단락을 방지한다. An insulating side wall 7a is formed between the emitter metal pattern 6a and the base metal pattern 6b. The insulating sidewall 7a covers the side of the emitter metal pattern 6a, the side of the emitter layer pattern 5a, the side of the base metal pattern 6b and a portion of the inner and outer base layer 4b. Thus, an electrical short between the emitter metal pattern 6a and the base metal pattern 6b is prevented.
이러한 절연 측벽(7a)은 산화막 또는 질화막으로 이루어지는 것이 바람직하다. 절연 측벽(7a)은 50 내지 300nm 정도의 두께로 형성하는 것이 바람직하다. This insulating side wall 7a is preferably made of an oxide film or a nitride film. The insulating side wall 7a is preferably formed to a thickness of about 50 to 300 nm.
그리고, 서브 컬렉터 층(2)의 일부분이 노출된 부분에는 컬렉터 금속 패턴(6c)이 형성되어 있다. And the collector metal pattern 6c is formed in the part which the part of the sub collector layer 2 was exposed.
이하, 첨부된 도 2a에서 도 2g를 참조하여 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 제조 방법을 보다 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention will be described in more detail with reference to FIG. 2A to FIG. 2A.
우선 도 2a에 도시된 바와 같이, 반절연성의 InP기판(1) 위에 N+ 도핑된 InGaAs 물질로 된 서브 컬렉터 층(2), N형 InGaAs 물질 또는 InP 물질로 된 컬렉터 층(3), P+ 형 InGaAs 물질로 된 베이스 층(4), N+ 도핑된 InP 물질로 된 이미터 층(5) 및 N+ 도핑된 InGaAs 물질로 된 이미터 접촉층(9)을 순차적으로 형성한다. 그리고, 이미터 접촉층(9) 위에 Ti/Pt/Au 또는 Pt/Ti/Pt/로 된 이미터 금속층(6)을 200 내지 300 nm정도의 두께로 형성한다. First, as shown in FIG. 2A, a sub-collector layer 2 of N + doped InGaAs material, a N-type InGaAs material or a collector layer 3 of InP material, and a P + type InGaAs on the semi-insulating InP substrate 1 A base layer 4 of material, an emitter layer 5 of N + doped InP material and an emitter contact layer 9 of N + doped InGaAs material are sequentially formed. Then, an emitter metal layer 6 made of Ti / Pt / Au or Pt / Ti / Pt / is formed on the emitter contact layer 9 to a thickness of about 200 to 300 nm.
다음으로, 도 2b에서와 같이 이미터 금속층(6)을 패턴화하여 이미터 금속 패턴(6a)을 형성한다. 이미터 금속 패턴(6a)을 형성하는 방법에는 리프트 오프(Lift off) 방식이 사용된다. 즉, 이미터 접촉층(9) 위에 이미터 금속 패턴(6a)이 형성될 부분이 노출되는 감광막을 도포한다. 그리고, 노출된 이미터 접촉층(9) 및 감광막을 덮는 이미터 금속층(6)을 형성한다. 그리고, 감광막을 제거하며, 동시에 감광막 위에 형성된 이미터 금속층(6)이 제거되고, 이미터 접촉층(9) 위에 형성된 이미터 금속층(6)은 제거되지 않고 남아있게 된다. 이러한 방식을 리프트 오프 방식이라 한다. Next, as shown in FIG. 2B, the emitter metal layer 6 is patterned to form the emitter metal pattern 6a. In the method of forming the emitter metal pattern 6a, a lift off method is used. That is, a photosensitive film is coated on the emitter contact layer 9 where the portion where the emitter metal pattern 6a is to be formed is exposed. Then, the emitter contact layer 9 and the emitter metal layer 6 covering the photosensitive film are formed. Then, the photoresist film is removed, and at the same time, the emitter metal layer 6 formed on the photoresist film is removed, and the emitter metal layer 6 formed on the emitter contact layer 9 remains unremoved. This method is called a lift-off method.
다음으로, 도 2c에 도시된 바와 같이, 이미터 금속 패턴(6a)을 마스크로 하여 H3PO4, H2O2 및 H2O 혼합 용액으로 이미터 접촉층(9)을 습식 식각하고, HCl 및 H3PO4 혼합 용액으로 이미터 층(5)을 습식 식각한다. 이미터 접촉층(9) 및 이미터 층(5)을 식각함으로써 동일한 이미터 접촉층 패턴(9a)과 이미터 층 패턴(5a)이 형성된다. 이미터 접촉층(9) 및 이미터 층(5)을 습식 식각시 0.1 내지 0.2 ㎛정도의 언더 컷이 확보되도록 충분하게 식각한다. 따라서, 이미터 층 패턴(5a)의 폭(d1)이 이미터 금속 패턴(6a)의 폭(d2)보다 0.2 내지 0.4 ㎛ 정도 좁게 형성된다.Next, as shown in FIG. 2C, using the emitter metal pattern 6a as a mask, H 3 PO 4 , H 2 O 2, and The emitter contact layer 9 is wet etched with a H 2 O mixed solution and the emitter layer 5 is wet etched with a HCl and H 3 PO 4 mixed solution. By etching the emitter contact layer 9 and the emitter layer 5, the same emitter contact layer pattern 9a and emitter layer pattern 5a are formed. The emitter contact layer 9 and the emitter layer 5 are sufficiently etched to ensure an undercut of about 0.1 to 0.2 μm during wet etching. Therefore, the width d1 of the emitter layer pattern 5a is formed to be 0.2 to 0.4 탆 narrower than the width d2 of the emitter metal pattern 6a.
이어서, 도 2d와 같이, 베이스 층(4), 이미터 금속 패턴(6a), 이미터 접촉층 패턴(9a) 및 이미터 층 패턴(5a)의 측면에 절연막(7)을 50 내지 300 nm 정도 증착시킨다. 절연막(7)은 산화막 또는 질화막이 바람직하다. Subsequently, as shown in FIG. 2D, the insulating film 7 is disposed on the side surfaces of the base layer 4, the emitter metal pattern 6a, the emitter contact layer pattern 9a, and the emitter layer pattern 5a about 50 to 300 nm. Deposit. The insulating film 7 is preferably an oxide film or a nitride film.
그리고, 도 2e에 도시된 바와 같이, 탄소, 실리콘 및 베로늄 등을 1 내지 10x1019 개/cm3 정도의 고농도로 이온 주입한다. 이 경우 이미터 금속 패턴(6a)이 이미터 금속 패턴(6a)의 아래에 위치한 베이스 층 부분(4a)의 이온 주입을 막아준다. 이렇게 이미터 금속 패턴(6a)의 아래에 위치하며 이온이 주입되지 않는 베이스 층을 내부 베이스 층(4a)이라 하고, 이온이 주입되는 베이스 층을 외부 베이스 층(4b)이라 할 때, 내부 베이스 층(4a)은 농도 변화가 없으며, 외부 베이스 층(4b)은는 초 고농도가 된다. 주입된 이온들의 활성화를 위한 열처리는 250 oC 내지 600 oC 범위에서 10 내지 60 초의 범위에서 진행한다.As shown in FIG. 2E, carbon, silicon, veronium, and the like are ion implanted at a high concentration of about 1 to 10 × 10 19 particles / cm 3 . In this case, the emitter metal pattern 6a prevents ion implantation of the base layer portion 4a located below the emitter metal pattern 6a. When the base layer positioned below the emitter metal pattern 6a and into which no ions are implanted is called the inner base layer 4a and the base layer into which ions are implanted is called the outer base layer 4b, the inner base layer 4a has no change in concentration, and outer base layer 4b has an ultra high concentration. The heat treatment for activation of the implanted ions proceeds in the range of 10 to 60 seconds in the range of 250 o C to 600 o C.
그리고 나서, 도 2f에 도시된 바와 같이, 건식 식각을 통해 절연막(7)을 일부 제거한다.이 경우 반응 가스 및 에너지를 조절하여 이미터 금속 패턴(6a)의 측면 및 이미터 층 패턴(5a)을 덮는 50내지 300 nm정도의 절연 측벽(7a)을 형성한다. Then, as shown in FIG. 2F, part of the insulating film 7 is removed through dry etching. In this case, the reaction gas and the energy are adjusted to control the side of the emitter metal pattern 6a and the emitter layer pattern 5a. An insulating sidewall 7a of 50 to 300 nm is formed to cover the gap.
이후 도 2g에 도시된 바와 같이, Ti/Pt/Au 또는 Pt/Ti/Pt로 된 베이스 금속 패턴(6b)을 리프트 오프 방식으로 외부 베이스 층(4b) 위에 형성한다. 이 경우 베이스 금속 패턴(6b)이 이미터 금속 패턴(6a)과 전기적으로 단락되는 것을 방지할 수 있다. Then, as shown in Fig. 2G, a base metal pattern 6b of Ti / Pt / Au or Pt / Ti / Pt is formed on the outer base layer 4b in a lift off manner. In this case, the base metal pattern 6b can be prevented from being electrically shorted with the emitter metal pattern 6a.
다음으로, 도 1에 도시된 바와 같이, 베이스 금속 패턴(6b)이나 이미터 금속 패턴(6a)이 형성되지 않은 부분에 대응하는 베이스 층(4), 컬렉터 층(3)을 식각하여 서브 컬렉터 층(2)이 노출되도록 한다. 그리고, 서브 컬렉터 층(2)에 컬렉터 금속 패턴(6c)을 형성한다. Next, as shown in FIG. 1, the sub-collector layer is etched by etching the base layer 4 and the collector layer 3 corresponding to the portion where the base metal pattern 6b or the emitter metal pattern 6a is not formed. Let (2) be exposed. Then, the collector metal pattern 6c is formed in the sub collector layer 2.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the present invention should be defined only by the appended claims.
본 발명에 따른 이종 접합 바이폴라 트랜지스터는 이온 주입으로 외부 베이스 층을 초 고농도로 형성함으로써 낮은 금속 접촉 저항과 베이스 저항을 가지게 하고, 차단 주파수 및 최대 공진 주파수의 향상을 가져 올 수 있다. The heterojunction bipolar transistor according to the present invention has a low metal contact resistance and a base resistance by forming an outer base layer at a very high concentration by ion implantation, and can bring about an improvement in a cutoff frequency and a maximum resonance frequency.
또한 이미터 금속 패턴의 측면에 절연 측벽을 형성하여 베이스 금속 패턴과의 전기적 단락을 방지하여 많은 소자들의 집적화가 필요한 회로에 높은 신뢰성을 줄 수 있다는 장점이 있다. In addition, by forming an insulating sidewall on the side of the emitter metal pattern to prevent an electrical short with the base metal pattern has the advantage that it can give a high reliability to the circuit that requires the integration of many devices.
도 1은 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 도시한 단면도이고,1 is a cross-sectional view illustrating a heterojunction bipolar transistor according to an embodiment of the present invention;
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 제조 방법을 도시한 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 ; 기판 2 ; 서브 컬렉터 층One ; Substrate 2; Sub-collector floor
3 ; 컬렉터 층 4a ; 내부 베이스 층3; Collector layer 4a; Inner base layer
4b ; 외부 베이스 층 5 ; 이미터 층4b; Outer base layer 5; Emitter layer
6a ; 이미터 금속 패턴 6b ; 베이스 금속 패턴6a; Emitter metal pattern 6b; Bass metal pattern
6c ; 컬렉터 금속 패턴 7a ; 절연 측벽6c; Collector metal pattern 7a; Insulated sidewalls
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0077325A KR100491089B1 (en) | 2002-12-06 | 2002-12-06 | Heterojunction bipolar transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0077325A KR100491089B1 (en) | 2002-12-06 | 2002-12-06 | Heterojunction bipolar transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040049527A KR20040049527A (en) | 2004-06-12 |
| KR100491089B1 true KR100491089B1 (en) | 2005-05-24 |
Family
ID=37343918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0077325A KR100491089B1 (en) | 2002-12-06 | 2002-12-06 | Heterojunction bipolar transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100491089B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687758B1 (en) * | 2005-12-08 | 2007-02-27 | 한국전자통신연구원 | Hetero junction bipolar transistor and method for manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992659A (en) * | 1995-09-27 | 1997-04-04 | Hitachi Ltd | Hetero junction bipolar transistor |
| KR0148036B1 (en) * | 1994-12-23 | 1998-11-02 | 양승택 | Method for manufacturing bipolar transistor |
| JPH11145153A (en) * | 1997-11-10 | 1999-05-28 | Advantest Corp | Method for manufacturing compound semiconductor transistor |
| KR20000014894A (en) * | 1998-08-25 | 2000-03-15 | 정선종 | Method of manufacturing a heterojunction bipolar transistor |
-
2002
- 2002-12-06 KR KR10-2002-0077325A patent/KR100491089B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0148036B1 (en) * | 1994-12-23 | 1998-11-02 | 양승택 | Method for manufacturing bipolar transistor |
| JPH0992659A (en) * | 1995-09-27 | 1997-04-04 | Hitachi Ltd | Hetero junction bipolar transistor |
| JPH11145153A (en) * | 1997-11-10 | 1999-05-28 | Advantest Corp | Method for manufacturing compound semiconductor transistor |
| KR20000014894A (en) * | 1998-08-25 | 2000-03-15 | 정선종 | Method of manufacturing a heterojunction bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040049527A (en) | 2004-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541346B2 (en) | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process | |
| US6660616B2 (en) | P-i-n transit time silicon-on-insulator device | |
| JP2002252344A (en) | Semiconductor device and manufacturing method of the same | |
| KR101518063B1 (en) | Method for making a heterojunction bipolar transistor | |
| US6833606B2 (en) | Fabrication of a heterojunction bipolar transistor with integrated MIM capacitor | |
| US5098853A (en) | Self-aligned, planar heterojunction bipolar transistor and method of forming the same | |
| JPH04234130A (en) | Manufacture of self-aligned heterojunction bipolar transistor | |
| US5930636A (en) | Method of fabricating high-frequency GaAs substrate-based Schottky barrier diodes | |
| KR100474867B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5063167A (en) | Method of producing a bipolar transistor with spacers | |
| KR20040012821A (en) | A non-self-aligned sige heterojunction bipolar transistor | |
| US6221783B1 (en) | Method of manufacturing a heterojunction bipolar transistor | |
| KR100491089B1 (en) | Heterojunction bipolar transistor and manufacturing method thereof | |
| KR0182000B1 (en) | Method of fabricating bipolar transistor | |
| US5328857A (en) | Method of forming a bilevel, self aligned, low base resistance semiconductor structure | |
| KR0166069B1 (en) | Semiconductor device | |
| US4067037A (en) | Transistor having high ft at low currents | |
| JPS63124465A (en) | Manufacture of bipolar transistor | |
| KR100400078B1 (en) | Method for manufacturing of hetero junction bipolar transistor | |
| KR100388489B1 (en) | Heterojunction Bipolar Transistor and Fabrication Method thereof | |
| US5376563A (en) | Method of manufacturing an emitter base self alignment structure | |
| JPH02109340A (en) | High speed bipolar transistor and its manufacture | |
| KR100198425B1 (en) | Method of manufacturing heterojunction bipolar transistor | |
| KR100308919B1 (en) | Manufacturing method of heterojunction dipole transistor | |
| CN117766388A (en) | Method for forming heterojunction bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110511 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |