KR100490528B1 - 3-electrodes plasma display panel - Google Patents
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Abstract
본 발명에 따른 플라즈마 디스플레이 패널에는, 앞쪽 기판의 뒷면에 X 전극 라인과 Y 전극 라인의 쌍들이 서로 평행하게 형성되고, 앞쪽 기판과 대향 이격된 뒤쪽 기판의 앞면에서 X 전극 라인들 및 Y 전극 라인들에 대하여 직교하도록 어드레스 전극 라인들이 형성되어, 각 교차점에 상응하는 방전-셀이 규정된다. 여기서, 각각의 어드레스 전극 라인이 서로 나란한 제1 및 제2 라인들을 구비한다. 또한, 상기 제1 라인으로 구동 신호가 입력되는 어드레스 구동 위치의 반대 위치에서 상기 제1 및 제2 라인들이 서로 연결된다.In the plasma display panel according to the present invention, pairs of X electrode lines and Y electrode lines are formed in parallel with each other on the rear surface of the front substrate, and the X electrode lines and the Y electrode lines at the front surface of the rear substrate facing away from the front substrate. Address electrode lines are formed so as to be orthogonal with respect to, so that a discharge-cell corresponding to each intersection point is defined. Here, each address electrode line has first and second lines parallel to each other. In addition, the first and second lines are connected to each other at a position opposite to an address driving position where a driving signal is input to the first line.
Description
본 발명은, 플라즈마 디스플레이 패널에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 방식의 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel, and more particularly, to a plasma display panel of a three-electrode surface discharge method.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 플라즈마 디스플레이 패널의 전극 라인 패턴을 보여준다. 도 3은 도 1의 패널의 한 방전셀을 보여준다. 도면들을 참조하면, 일반적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.1 shows the structure of a conventional three-electrode surface discharge plasma display panel. 2 illustrates an electrode line pattern of the plasma display panel of FIG. 1. 3 shows one discharge cell of the panel of FIG. 1. Referring to the drawings, between the front and rear glass substrates 10 and 13 of the general surface discharge plasma display panel 1, the address electrode lines A R1 , A G1 , ..., A Gm , A Bm , Dielectric layers 11 and 15, Y electrode lines Y 1 , ..., Y n , X electrode lines X 1 , ..., X n , fluorescent layer 16, barrier rib 17 And a magnesium monoxide (MgO) layer 12 as a protective layer.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞면에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞에서 형성된다. 하부 유전체층(15)의 앞면에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀의 방전 영역을 구획하고 각 방전셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 형성된다.The address electrode lines A R1 , A G1 ,..., A Gm , A Bm are formed in a predetermined pattern on the front surface of the rear glass substrate 13. The lower dielectric layer 15 is formed in front of the address electrode lines A R1 , A G1 ,..., A Gm , A Bm . The barrier ribs 17 are formed on the front surface of the lower dielectric layer 15 in a direction parallel to the address electrode lines A R1 , A G1 ,..., A Gm and A Bm . These partitions 17 function to partition the discharge area of each discharge cell and to prevent optical cross talk between each discharge cell. The fluorescent layer 16 is formed between the partition walls 17.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒷면에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 규정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 투명한 도전성 재질의 ITO(Indium Tin Oxide) 전극 라인(도 3의 Xna, Yna)과 금속 재질의 버스 전극 라인(도 3의 Xnb, Ynb)이 결합되어 형성된다. 상부 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤에 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 일산화마그네슘(MgO)층(12)은 상부 유전체층(11)의 뒷면에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines (X 1 , ..., X n ) and the Y electrode lines (Y 1 , ..., Y n ) are the address electrode lines (A R1 , A G1 , ..., A Gm , A Bm ) is formed in a predetermined pattern on the rear surface of the front glass substrate 10 to be orthogonal to each other. Each intersection defines a corresponding discharge cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) are indium tin oxide (ITO) electrode lines (X na in FIG. 3) of a transparent conductive material. , Y na ) and a bus electrode line (X nb , Y nb of FIG. 3) of a metal material are formed to be combined with each other. The upper dielectric layer 11 is formed after the X electrode lines X 1 ,..., X n and the Y electrode lines Y 1 ,..., Y n . A magnesium monoxide (MgO) layer 12 for protecting the panel 1 from a strong electric field is formed by applying the entire surface to the back surface of the upper dielectric layer 11. The plasma forming gas is sealed in the discharge space 14.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방식은, 리셋, 어드레스 및 유지방전 단계가 단위 서브필드에서 순차적으로 수행되게 하는 방식이다. 리셋 단계에서는 이전(以前) 서브필드에서의 잔여 벽전하들이 소거되고 공간 전하들이 고르게 생성되도록 구동한다. 어드레스 단계에서는 선택된 방전셀들에서 벽전하들이 형성되도록 구동한다. 그리고 유지방전 단계에서는 어드레싱 방전 단계에서 벽전하들이 형성된 방전셀들에서 빛이 발생되도록 구동한다. 즉, 모든 X 전극 라인들(X1, ..., Xn)과 모든 Y 전극 라인들(Y1, ..., Yn)에 상대적으로 높은 전압의 펄스를 교호하게 인가하면, 벽전하들이 형성된 방전셀들에서 면 방전을 일으킨다. 이때, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(16)이 여기되어 빛이 발생된다.The driving method basically applied to the plasma display panel is a method in which the reset, address, and sustain discharge steps are sequentially performed in the unit subfield. In the reset step, the residual wall charges in the previous subfield are erased and driven so that the space charges are generated evenly. In the address step, the wall charges are driven to be formed in the selected discharge cells. In the sustain discharge step, light is driven in the discharge cells in which the wall charges are formed in the addressing discharge step. That is, when a pulse of a relatively high voltage is alternately applied to all the X electrode lines X 1 , ..., X n and all the Y electrode lines Y 1 , ..., Y n , the wall charge Causes surface discharge in the formed discharge cells. At this time, a plasma is formed in the gas layer, and the fluorescent layer 16 is excited by the ultraviolet radiation to generate light.
도 4는 종래의 플라즈마 디스플레이 패널의 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 구조를 보여준다. 도 4를 참조하면, 뒤쪽 글라스 기판(13) 앞에 형성된 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 그 구동신호가 입력되는 어드레스 구동 위치로부터 그 반대 위치까지 단일 선분의 형상을 가진다. 이와 같은 구조를 가진 종래의 플라즈마 디스플레이 패널에 의하면, 어드레싱 방전을 수행하기 위하여 어느 한 Y 전극 라인에 주사 펄스가 인가되는 동안에 선택된 어드레스 전극 라인들에 어드레스 펄스가 인가되는 경우에 다음과 같은 현상들이 발생할 수 있다.4 shows the structure of address electrode lines A R1 , A G1 ,..., A Gm , A Bm of a conventional plasma display panel. Referring to FIG. 4, the address electrode lines A R1 , A G1 ,..., A Gm , A Bm formed in front of the rear glass substrate 13 are moved from the address driving position to which the driving signal is input to the opposite position. It has the shape of a single line segment. According to the conventional plasma display panel having such a structure, the following phenomenon occurs when the address pulse is applied to the selected address electrode lines while the scan pulse is applied to any one Y electrode line to perform the addressing discharge. Can be.
첫째, 선택된 어드레스 전극 라인들 주위의 자기장이 확산됨에 의하여 선택되지 않은 인접 어드레스 전극 라인들의 전위가 높아짐으로써, 선택되지 않은 방전셀들에서 벽전하들이 형성될 수 있다. First, wall charges may be formed in the discharge cells that are not selected by increasing the potential of the non-selected adjacent address electrode lines by the diffusion of the magnetic field around the selected address electrode lines.
둘째, 선택된 각각의 어드레스 전극 라인의 전위에 있어서, 그 구동신호가 입력되는 어드레스 구동 위치와 멀어질수록 라인 전압 강하로 인하여 전위가 낮아진다. 이에 따라, 어드레스 구동 위치와 반대 위치에 있는 선택된 방전셀들에서 적은 벽전하들이 형성되므로, 이어지는 유지방전에서의 균일도가 낮아진다.Second, in the potential of each of the selected address electrode lines, the potential is lowered due to the line voltage drop as the drive signal is moved away from the address driving position to which it is input. As a result, less wall charges are formed in the selected discharge cells at positions opposite to the address driving position, thereby lowering uniformity in subsequent sustain discharges.
본 발명의 목적은, 어드레스 방전의 정확도와 균일도가 높아짐으로써 화질이 개선될 수 있는 플라즈마 디스플레이 패널을 제공하는 것이다.An object of the present invention is to provide a plasma display panel in which the image quality can be improved by increasing the accuracy and uniformity of the address discharge.
상기 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널에는, 앞쪽 기판의 뒷면에 X 전극 라인과 Y 전극 라인의 쌍들이 서로 평행하게 형성되고, 상기 앞쪽 기판과 대향 이격된 뒤쪽 기판의 앞면에서 상기 X 전극 라인들 및 Y 전극 라인들에 대하여 직교하도록 어드레스 전극 라인들이 형성되어, 각 교차점에 상응하는 방전-셀이 규정된다. 여기서, 상기 각각의 어드레스 전극 라인이 서로 나란한 제1 및 제2 라인들을 구비한다. 또한, 상기 제1 라인으로 구동 신호가 입력되는 어드레스 구동 위치의 반대 위치에서 상기 제1 및 제2 라인들이 서로 연결된다.In the plasma display panel of the present invention for achieving the above object, a pair of X electrode lines and Y electrode lines are formed parallel to each other on the rear surface of the front substrate, the X electrode line on the front surface of the rear substrate spaced apart from the front substrate Address electrode lines are formed so as to be orthogonal to the Y and Y electrode lines, so that a discharge-cell corresponding to each intersection point is defined. Here, each of the address electrode lines includes first and second lines parallel to each other. In addition, the first and second lines are connected to each other at a position opposite to an address driving position where a driving signal is input to the first line.
본 발명의 상기 플라즈마 디스플레이 패널에 의하면, 어드레싱 방전을 수행하기 위하여 어느 한 Y 전극 라인에 주사 펄스가 인가되는 동안에 선택된 어드레스 전극 라인들에 어드레스 펄스가 인가되는 경우에 다음과 같은 현상들이 발생할 수 있다.According to the plasma display panel of the present invention, the following phenomena may occur when an address pulse is applied to selected address electrode lines while a scan pulse is applied to any one Y electrode line to perform addressing discharge.
첫째, 상기 각각의 어드레스 전극 라인에서 서로 반대 방향의 전류가 흐르므로, 두 자기장들의 상호 보강 간섭(constructive interference)으로 인하여 확산되지 않는 독립적 자기장이 형성된다. 이에 따라, 선택되지 않은 인접 어드레스 전극 라인들의 전위에 영향을 미치지 않으므로, 어드레스 방전의 정확도가 높아진다.First, since currents flow in opposite directions in each of the address electrode lines, an independent magnetic field is formed which does not diffuse due to mutually constructive interference of the two magnetic fields. Accordingly, since the potential of the unselected adjacent address electrode lines is not affected, the accuracy of the address discharge is increased.
둘째, 선택된 어드레스 전극 라인의 전위에 있어서, 각각의 위치에서 두 개의 전위들이 형성되어, 라인 전압 강하에도 불구하고 이들의 평균 전위가 항상 일정해진다. 이에 따라, 선택된 방전셀들에서 그 위치와 관계없이 균일한 벽전하들이 형성되므로, 이어지는 유지방전에서의 균일도가 높아진다.Second, at the potential of the selected address electrode line, two potentials are formed at each position, so that their average potential is always constant despite the line voltage drop. Accordingly, uniform wall charges are formed in the selected discharge cells irrespective of their positions, thereby increasing uniformity in subsequent sustain discharges.
이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail.
본 실시예에서는, 본 발명의 특징인 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 대해서 집중적으로 설명된다. 기타 설명되지 않은 부분들은 도 1, 2 및 3에서 설명된 바와 같다.In this embodiment, the address electrode lines (A R1 , A G1 ,..., A Gm , A Bm in FIG. 1), which are features of the present invention, will be intensively described. Other non-described parts are as described in FIGS. 1, 2 and 3.
도 5는 본 발명에 따른 플라즈마 디스플레이 패널의 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 구조를 보여준다. 도 6은 도 5의 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)중에서 선택된 한 어드레스 전극 라인(AGm)의 자기장 형성 원리를 보여준다. 도 5 및 6을 참조하면, 각각의 어드레스 전극 라인(AR1, AG1, ..., AGm, ABm)은 그 구동 신호(61)가 입력되는 어드레스 구동 위치의 반대 위치에서 회귀하여 어드레스 구동 위치 직전까지 인출된다. 보다 상세하게는, 각각의 어드레스 전극 라인(AR1, AG1, ..., AGm, ABm)이 서로 나란한 제1 및 제2 라인들을 구비한다. 또한, 상기 제1 라인으로 구동 신호가 입력되는 어드레스 구동 위치의 반대 위치에서 상기 제1 및 제2 라인들이 서로 연결된다.5 shows the structure of address electrode lines A R1 , A G1 ,..., A Gm , A Bm of the plasma display panel according to the present invention. 6 illustrates a principle of forming a magnetic field of one address electrode line A Gm selected from among address electrode lines A R1 , A G1 ,..., A Gm and A Bm of FIG. 5. 5 and 6, each of the address electrode lines A R1 , A G1 ,..., A Gm , A Bm regresses at a position opposite to the address driving position to which the drive signal 61 is input. It is withdrawn until just before the driving position. More specifically, each of the address electrode lines A R1 , A G1 ,..., A Gm , A Bm has first and second lines parallel to each other. In addition, the first and second lines are connected to each other at a position opposite to an address driving position where a driving signal is input to the first line.
어드레싱 방전을 수행하는 경우, 모든 X 전극 라인들(..., Xn)에는 접지 전위가 지속적으로 인가되고, 각각의 Y 전극 라인(..., Yn)에 주사 펄스(62)가 순차적으로 인가되는 동안에 상응하는 어드레스 전극 라인들(...,AGm, ...)에 어드레스 펄스(61)가 인가된다. 여기서, 본 발명에 따른 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 회귀 구조에 의하여 다음과 같은 현상들이 발생된다.When performing addressing discharge, ground potential is continuously applied to all X electrode lines (..., X n ), and a scan pulse 62 is sequentially applied to each Y electrode line (..., Y n ). The address pulse 61 is applied to the corresponding address electrode lines (..., A Gm , ...) while being applied to. Here, the following phenomena are generated by the regression structure of the address electrode lines A R1 , A G1 ,..., A Gm , A Bm according to the present invention.
첫째, 선택된 어드레스 전극 라인(AGm)에서 서로 반대 방향의 전류가 흐름에 따라, 주사 펄스(62)가 인가되는 Y 전극 라인(Yn)을 향하여 두 자기장들이 발생되고, 이 두 자기장들의 상호 보강 간섭으로 인하여 확산되지 않는 독립적 자기장이 형성된다. 이 독립적 자기장은 선택되지 않은 인접 어드레스 전극 라인들의 전위에 영향을 미치지 않으므로, 어드레스 방전의 정확도가 높아진다.First, as currents in opposite directions flow in the selected address electrode line A Gm , two magnetic fields are generated toward the Y electrode line Y n to which the scan pulse 62 is applied, and mutually reinforcing the two magnetic fields. The interference creates an independent magnetic field that does not spread. This independent magnetic field does not affect the potential of unselected adjacent address electrode lines, thereby increasing the accuracy of the address discharge.
둘째, 선택된 어드레스 전극 라인(AGm)의 전위에 있어서, 각각의 위치에서 두 개의 전위들이 형성되어, 라인 전압 강하에도 불구하고 이들의 평균 전위가 항상 일정해진다. 이에 따라, 선택된 방전셀들에서 그 위치와 관계없이 균일한 벽전하들이 형성되므로, 이어지는 유지방전에서의 균일도가 높아진다.Second, at the potential of the selected address electrode line A Gm , two potentials are formed at each position, so that their average potential is always constant despite the line voltage drop. Accordingly, uniform wall charges are formed in the selected discharge cells irrespective of their positions, thereby increasing uniformity in subsequent sustain discharges.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면, 어드레스 방전의 정확도와 균일도가 높아짐으로써 화질이 개선될 수 있다.As described above, according to the plasma display panel according to the present invention, the image quality may be improved by increasing the accuracy and uniformity of the address discharge.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.1 is a perspective view showing an internal structure of a conventional three-electrode surface discharge plasma display panel.
도 2는 도 1의 플라즈마 디스플레이 패널의 전극 라인 패턴도이다.FIG. 2 is an electrode line pattern diagram of the plasma display panel of FIG. 1.
도 3은 도 1의 패널의 한 방전셀을 보여주는 단면도이다.3 is a cross-sectional view illustrating one discharge cell of the panel of FIG. 1.
도 4는 종래의 플라즈마 디스플레이 패널의 어드레스 전극 라인들의 구조를 보여주는 내부 사시도이다.4 is an internal perspective view illustrating a structure of address electrode lines of a conventional plasma display panel.
도 5는 본 발명에 따른 플라즈마 디스플레이 패널의 어드레스 전극 라인들의 구조를 보여주는 내부 사시도이다.5 is an internal perspective view illustrating a structure of address electrode lines of the plasma display panel according to the present invention.
도 6은 도 5의 어드레스 전극 라인의 자기장 형성 원리를 보여주기 위한 일부 배면도이다.6 is a partial rear view illustrating the principle of magnetic field formation of the address electrode line of FIG. 5.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,1 ... plasma display panel, 10 ... front glass substrate,
11, 15...유전체층, 12...일산화마그네슘층,11, 15 dielectric layer, 12 magnesium monoxide layer,
13...뒤쪽 글라스 기판, 14...방전 공간,13 ... back glass substrate, 14 ... discharge space,
16...형광층, 17...격벽,16 fluorescent layers, 17 bulkheads,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,X 1 , ..., X n ... X electrode line, Y 1 , ..., Y n ... Y electrode line,
AR1, AG1, ..., AGm, ABm...어드레스 전극 라인,A R1 , A G1 , ..., A Gm , A Bm ... address electrode line,
Xna, Yna...ITO 전극 라인,X na , Y na ... ITO electrode line,
Xnb, Ynb...버스 전극 라인.X nb , Y nb ... bus electrode line.
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Payment date: 20080428 Year of fee payment: 4 |
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