KR100484446B1 - 통신시스템의 등화 장치 - Google Patents

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Abstract

유선 혹은 무선 통신시스템에서 수신신호의 심볼간 간섭(ISI) 및 심볼내 칩간 간섭(ICI)을 제거하기 위한 간단한 구조의 등화 장치가 개시되어 있다. 본 발명은 통신시스템에서 수신신호의 심볼간의 간섭(ISI)을 제거할 뿐만 아니라 한 심볼내의 칩간의 간섭(ICI)도 제거할 수 있는 적응 방식 알고리즘의 등화기 구조를 제안한다. 상기 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 한다. 또한, 본 발명의 등화 장치는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF(Two Sided Transversal Filter) 구조를 가지도록 설계된 FFE(Feed Forward Equlizer)와, 포스트커서를 제거하기 위해 설계된 FBE(Feed Backward Equalizer)를 구비함으로써, 최적화된 성능을 보장한다. 그리고 또한, 본 발명의 등화 장치는 심볼내의 칩간 간섭의 영향을 제거하거나 완화시키기 위한 구성을 제공함으로써 수신기의 데이터 복조 성능을 개선한다.

Description

통신시스템의 등화 장치 {A ROBUST EQUALIZING APPARATUS FOR TELECOMMUNICATION SYSTEMS}
본 발명은 유선 혹은 무선 통신 시스템에 관한 것으로, 특히 통신 시스템의 등화 장치에 관한 것이다.
통상적으로 무선 혹은 유선 통신 시스템은 송신기(Transmitter), 채널(Channel), 수신기(Receiver)로 구성된다. 이러한 송신기, 채널, 수신기 등의 불완전한 특성으로 인해 수신기에 수신되는 신호에는 심볼간 간섭(ISI: Inter-Symbol Interference)이 야기되고, 결과적으로 수신 신호에는 왜곡이 발생한다. 특히 이러한 ISI는 무선 통신 채널인 경우에 더욱 심각하다. ISI가 있는 왜곡된 수신 신호를 이용하여 복조하는 경우에 ISI의 정도에 비례하여 복조된 데이터는 오류가 생기게 된다. 따라서 ISI에 의해 왜곡된 수신신호를 보상(correcting)한 후 복조를 할 필요가 있는데, 이와 같이 통신 채널상에서 왜곡된 수신신호를 보상하는 과정을 등화(Equalization) 혹은 채널등화(Channel Equalization)라 한다.
일반적으로 등화 방식에는 MLSE(Maximum Likelihood Sequence Estimation) 방식과 필터(Filter)를 이용하는 방식이 있다. MLSE 방식은 왜곡된 수신신호의 형태를 직접 보상하기 보다는 수신기가 전송 채널 환경에 자체적으로 적응토록 하는 방식으로, 이 방식의 대표적인 것으로 비터비 등화기(Viterbi equalizer)가 있다. 필터를 이용한 등화 방식은 왜곡된 수신신호의 형태를 보상하기 위해 필터를 사용하는 방식으로, 이 필터, 즉 등화기에 의해 왜곡이 보상된 신호가 복조에 이용된다. 필터를 이용한 등화 방식은 필터의 형태에 따라 트랜스버설 필터(Transversal Filter) 방식 혹은 피드포워드 등화기(FFE: Feed Forward Equalizer)/피드백워드 등화기(FBE: Feed Backward Equalizer) 방식과 결정 궤환 등화기(DFE: Decision Feedback Equalizer) 방식으로 구별할 수 있다. 또한 상기 필터를 이용한 등화 방식은 필터 계수의 적응여부에 따라 프리셋(Preset) 방식과 적응(Adaptive) 방식으로 구별할 수 있다. 상기 트랜스버설 필터(Transversal Filter) 방식은 피드포워드 등화기(FFE: Feed Forward Equalizer)/피드백워드 등화기(FBE: Feed Backward Equalizer)를 사용하는 방식이다. 이러한 트랜스버설 필터 방식은 채널임펄스 응답(CIR : Channel Impulse Response)을 구하고 이로부터 등화 계수(equalization coefficient)를 구하는 채널 추정(channel estimation) 방식과, 훈련 데이터(training data)를 입력하고 적응 알고리즘(adaptive algorithm)에 의해 등화 계수를 구하는 적응 알고리즘 방식으로 구분된다.
전술한 바와 같은 트랜스버설 필터 방식의 등화기는 채널 추정 방식의 FFE/FBE와, 적응 알고리즘 방식의 FFE/FBE로 구분되어진다. 예를 들어, 문헌 B. Sklar, "Digital Communications - Fundamental and Applications", Prentice Hall 의 152페이지 내지 158페이지과, 문헌 J. Kurzweil, "An Introduction to Digital Communications", Wiley 의 414페이지 내지 528페이지에는 채널 추정 방식 혹은 적응 알고리즘 방식의 FFE/FBE 구조가 개시되어 있다. 다른 예로, 특허 US 6,233,273 B1, RAKE Receiver with Embedded Decision Feedback Equalizer, May 15, 2001에는 채널 추정 방식의 FFE/FBE 구조가 개시되어 있다.
상기 채널 추정 방식의 FFE/FBE는 다음과 같은 문제점을 가진다. 첫번째로는, 채널 추정 연산기가 부가적으로 필요하고, 채널 추정이 불완전할 경우 올바른 등화 계수 추정이 어렵다. 두번째로는, 추정된 CIR로부터 등화 계수를 구하기 위해서는 매트릭스(matrix) 연산과 같은 복잡한 등화 계수 연산기가 필요하다. 세번째로는, 등화 계수를 구하기 위해서 CIR을 추정하고 이로부터 등화 계수를 계산하는 2단계로 동작하기 때문에, 그 방식이 최적화라고 보기 어렵다.
상기 적응 알고리즘 방식의 FFE/FBE는 채널 추정 및 등화 계수 연산기를 별도로 필요로 하지 않는다는 장점이 있다. 그러나 여전히 다음과 같은 문제점을 가진다. 첫번째로는, 많은 훈련 데이터를 필요로 하는 적응 알고리즘 방식을 사용하기 때문에, 등화기의 훈련에 충분히 긴 시간이 요구된다. 예컨대, 패킷을 전송하는 시스템의 경우에는 프리앰블(preamble)의 길이가 길지 않아 등화기의 훈련에 필요한 시간이 충분하지 않기 때문에, 실제적으로 그 방식을 적용하기가 어렵다. 두번째로는, FFE는 프리커서(pre-cursor) 제거를 위해서 프리커서용 탭(tap)만을 가지기 때문에, 등화 계수를 구하기 위해서는 이 프리커서용 탭만을 사용하여야 한다는 제한이 있다.
한편, 무선랜(wireless LAN(Local Area Network)) 표준 규격인 IEEE802.11b에 따르면, 심볼(symbol)은 칩(chip)이라 불리우는 몇 개의 서브심볼들(sub-symbols)로 이루어져 있다. 예를 들어, DS 모드(mode)에서 바커코드(Barker code) 혹은 바커 심볼(Barker symbol)은 11개의 칩들로 구성되고, CCK 모드에서 CCK 심볼은 8개의 칩들로 구성된다. 이러한 통신 시스템에서는 심볼간 간섭, 즉 ISI 뿐만 아니라 심볼내 칩간의 간섭, 즉 ICI(Inter Chip Interference)도 수신 성능을 열화시킨다. 즉, ISI를 완전히 제거하더라도 ICI가 존재하므로, 이에 비례하여 복조 데이터는 오류가 생기게 된다. 따라서 ISI가 제거되었다 하더라도 ICI에 의해 왜곡된 수신신호를 보상한 후에 복조를 할 필요가 있다.
이러한 ICI를 제거함으로써 수신기의 성능 열화를 방지하기 위한 채널 추정 방식의 FFE/FBE가 상기 특허 US 6,233,273 B1에 개시되어 있다. 즉, 상기 특허 US 6,233,273 B1은 채널 추정 방식을 이용하고, ICI 등화기를 사용하는 FFE/FBE 구조를 제안하고 있다. 그러나, 상기 ICI의 제거에는 매우 많은 수의 ICI 등화기가 요구되기 때문에 수신기의 구조가 매우 복잡해진다는 문제점이 있다.
따라서 본 발명의 목적은 유선 혹은 무선 통신시스템에서 수신신호의 심볼간 간섭(ISI) 및 심볼내 칩간 간섭(ICI)을 제거하기 위한 간단한 구조의 등화 장치를 제공함에 있다.
본 발명의 다른 목적은 유선 혹은 무선 통신시스템에서 적응 알고리즘 방식에 의해 수신신호의 심볼간 간섭(ISI) 및 심볼내 칩간 간섭(ICI)을 제거하기 위한 등화 장치를 제공함에 있다.
본 발명의 또 다른 목적은 무선 랜과 같이 패킷 전송을 위한 통신시스템에서 수신신호의 심볼간 간섭(ISI) 및 심볼내 칩간 간섭(ICI)을 제거하기 위한 등화 장치를 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명은 통신시스템에서 수신신호의 심볼간의 간섭(ISI)을 제거할 뿐만 아니라 한 심볼내의 칩간의 간섭(ICI)도 제거할 수 있는 적응 방식 알고리즘의 등화기 구조를 제안한다. 상기 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 한다. 또한, 본 발명의 등화 장치는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF(Two Sided Transversal Filter) 구조를 가지도록 설계된 FFE(Feed Forward Equlizer)와, 포스트커서를 제거하기 위해 설계된 FBE(Feed Backward Equalizer)를 구비함으로써, 최적화된 성능을 보장한다. 그리고 또한, 본 발명의 등화 장치는 심볼내의 칩간 간섭의 영향을 제거하거나 완화시키기 위한 구성을 제공함으로써 수신기의 데이터 복조 성능을 개선한다.
본 발명의 제1 실시예에 따르면, 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치는, 상기 수신신호를 저장하는 버퍼와, 제1 계수를 가지며, 상기 버퍼에 저장된 수신신호를 엑세스하고 이 수신신호의 프리커서 성분을 필터링에 의해 제거하는 제1 필터와, 제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기를 포함한다.
본 발명의 제2 실시예에 따르면, 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치는, 제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와, 제2 계수를 가지며, 상기 수신신호의 각 심볼들 내에서 칩간 간섭이 제거되도록 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기를 포함한다.
본 발명의 제3 실시예에 따르면, 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치는, 제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와, 제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴할 때 상기 제1 필터 및 상기 제2 필터에 의해 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호를 칩 단위로 분할하여 상기 제2 필터로 인가하는 칩 분할기를 포함한다. 여기서, 상기 필터 계수 연산기는 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴한 이후에 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호와 상기 칩 분할기의 출력의 차이에 따라 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공한다.
본 발명의 제4 실시예에 따르면, 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치는, 제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와, 제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기와, 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴할 때 상기 제1 필터 및 상기 제2 필터에 의해 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호를 채널정합 필터링하는 채널정합 필터를 포함한다. 여기서, 상기 채널정합 필터의 출력은 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호에 대한 채널 정합을 수행하여 데이터 결정 성능을 향상시키는 동작을 위해 제공된다.
전술한 바와 같은 내용은 당해 분야 통상의 지식을 가진 자는 후술되는 본 발명의 구체적인 설명으로 보다 잘 이해할 수 있도록 하기 위하여 본 발명의 특징들 및 기술적인 장점들을 다소 넓게 약술한 것이다.
본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들이 후술될 것이다. 당해 분야에서 통상의 지식을 가진 자는 본 발명의 동일한 목적들을 달성하기 위하여 다른 구조들을 변경하거나 설계하는 기초로서 발명의 개시된 개념 및 구체적인 실시예가 용이하게 사용될 수도 있다는 사실을 인식하여야 한다. 당해 분야에서 통상의 지식을 가진 자는 또한 발명과 균등한 구조들이 본 발명의 가장 넓은 형태의 사상 및 범위로부터 벗어나지 않는다는 사실을 인식하여야 한다.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
A. 본 발명의 개요
하기에서 설명될 본 발명은 유선 통신시스템 혹은 무선 통신시스템의 통신채널에서 야기되는 심볼간 간섭(ISI : Inter-Symbol Interference) 및 심볼내 간섭(Intra Symbol Interference)을 제거하기 위한 효과적인 새로운 등화기(equalizer)를 제안하는 것이다. 하기에서 설명될 본 발명은 심볼간 간섭을 제거할 뿐만이 아니라 한 심볼내의 칩(chip)간의 간섭도 제거할 수 있는 구조를 가지는 것을 특징으로 한다. 본 발명에서는 편의상 한 심볼 내의 간섭을 심볼 내 칩간 간섭 혹은 칩간 간섭 (ICI : Inter Chip Interference) 이라 부르기로 한다. 또한, 본 출원의 발명자들은 등화 장치로 채널 추정 방식을 사용하는 경우의 문제점들을 인식하고, 이 문제점들을 해결하기 위해 적응 알고리즘 방식을 사용하는 것을 특징으로 한다. 즉, 본 발명은 적응 알고리즘 방식의 사용을 전제로 하고, 무선 랜과 같이 패킷을 전송하는 통신시스템에서 프리앰블의 길이가 길지 않아 훈련(training)에 필요한 시간이 충분하지 않기 때문에 실질적으로 구현된 등화 장치를 적용하기 어렵다는 문제점을 해결하는 것을 특징으로 한다.
본 발명을 구체적으로 설명하기에 앞서서 후술되는 설명들에서 사용되는 주요 용어들에 대해 정의하면 다음의 <표 1>과 같다.
CIR : Channel Impulse Response EQ : Equalizer DFE : Decision Feedback Equalizer ISI : Inter-Symbol Interference ICI : Inter-Chip Interference CMF : Channel Matched Filter LE : Linear Equalizer FFE : Feed Forward Equalizer FBE : Feed Backward Equalizer LMS : Least Mean Square RLS : Recursive Least Square MSE : Mean Square Error OSTF : One Sided Transversal Filter TSTF : Two Sided Transversal Filter SFD : Start Frame Delimiter CRC : Cyclic Redundancy Check PSDU : Physical layer Service Data Unit PLL : Phase Locked Loop FLL : Frequency Locked Loop
그리고 하기에서 사용되는 용어들중 프리커서(Pre-cursor)는 다중경로 채널에 있어서 채널 임펄스 응답중 가장 강한 성분의 전단에 위치하는 채널 성분들을 의미하고, 포스트커서(Post-cursor)는 다중경로 채널에 있어서 채널 임펄스 응답중 가장 강한 성분의 후단에 위치하는 채널 성분들을 의미한다.
하기에서 설명될 본 발명은 일 예로서 도 1에 도시된 바와 같은 무선랜 표준 규격인 IEEE802.11b의 패킷을 송수신하는 시스템에 적용될 수 있다.
상기 도 1을 참조하면, 상기 IEEE802.11b의 패킷은 단동기 필드(Short Sync field) 혹은 프리앰블(Preamble)(101)과, SFD(Start Frame Delimiter) 필드(102)와, 신호(Signal) 필드(103)와, 서비스(Service) 필드(104)와, 길이(Length) 필드(105)와, CRC(Cyclic Redundancy Check) 필드(106)와, PSDU(Physical laye Service Data Unit) 필드(107)로 구성된다. 상기 PSDU 필드(107)는 상기 길이 필드(105)에 지정된 길이만큼 가변적으로 정해지는 필드이다. 상기 단동기 필드(101)는 56bits로 구성되며, 다음과 같은 몇 가지 용도를 위한 비트들로 구분된다. 첫번째는 수신 신호검출(Signal Detection) 및 AGC(Automatic Gain Control)용으로 약 20비트들(108)이 사용된다. 두번째는 반송파 동기(Carrier Sync), 클럭 동기(Clock Sync), 채널 추정, 등화기 계수 추정 및 초기화 등에 약 30비트들(109)이 사용된다. 마지막으로, 약 7비트들(110)이 SFD 초기화(Initialization)(110)에 사용된다.
본 발명은 4가지의 실시예들에 따른 등화기들 및 그에 따른 방식들을 제안한다. 각 등화기들을 간단하게 설명하면 다음과 같다.
본 발명의 제1 실시예는 고속 반복화 처리 기법을 이용한 FFE(Feed Forward Equalizer) 및 FBE(Feed Backward Equalizer) 등화기 계수 추정 방식이다. 이 방식은 성능 좋은 등화기를 구현하기 위해 등화기 계수를 추정하는데 있어서 동일한 훈련데이터(training data)를 고속으로 처리하여 반복적으로 이용하는 것이다. 적응 등화 방식의 일종인 널리 알려진 LMS(Least Mean Square)나 RLS(Recursive Least Square) 방식 등을 이용하여 등화 계수를 추출하기 위해서는 일반적으로 많은 훈련 데이터가 필요하다. 그러나 패킷(packet) 통신과 같은 경우에는 많은 훈련 데이터를 전송할 수가 없으므로 성능 좋은 등화 계수 추정을 위해 어려운 점이 있었다. 본 발명은 고속 반복화 처리 기법을 이용하여 동일한 훈련 데이터를 고속 및 반복화 처리를 하여 성능 좋은 등화 계수 추출이 가능하도록 한다.
본 발명의 제2 실시예는 ISI 뿐만이 아니라 ICI도 한꺼번에 제거하는 새로운 등화기의 구조이다. 이 방식은 "ICI Free FFE/FBE 방식" 이라고 칭해질 것이다. 이 방식은 ISI 뿐만 아니라 ICI도 제거하도록 FFE와 FBE를 설계한다. 특히 본 발명은 FFE는 TSTF(Two Sided Transversal Filter) 구조를 가지도록 하여 프리커서(pre-cursor) 뿐만이 아니라 포스트커서(post-cursor)까지도 고려하여 설계하고, 또한 한 심볼 내의 ICI 영향이 없어지도록 FBE를 설계한다. 이 방식은 종래 ICI를 제거하지 않은 방식인 경우 심볼간 간섭(ISI : Inter Symbol Interference)이 제거된 후에도 한 심볼 내 칩간의 간섭으로 인하여 성능이 열화 되는 것을 보완한 것으로, 수신기 성능을 크게 향상시킬 수 있다. 또한 이 방식은 ICI를 제거하기 위해 칩 단위 등화기(ICI Equalizer)를 사용하는 기존 방식에 비해 더 간단하면서도 우수한 성능을 가진다.
본 발명의 제3 실시예는 ISI 제거와 함께 한 심볼 내의 ICI를 제거하기 위해서 한 심볼을 복조하기 전에 칩(chip) 레벨로 분할(slice)하여 FFE와 FBE를 동작시키는 구조이다. 이 방식은 "Chip Slice FFE/FBE 방식" 이라고 칭해질 것이다. 이 방식은 FFE가 TSTF(Two Sided Transversal Filter) 구조를 가지도록 하여 프리커서(pre-cursor) 뿐만이 아니라 포스트커서(post-cursor)까지도 고려하여 설계한다. 또한 이 방식은 심볼을 복조하기 전까지는 칩 값을 알 수 없으므로, 심볼 복조가 되기 전까지는 칩을 분할하여 FBE를 구동하는 방식이다. 이 방식은 간단하면서도 수신기의 성능을 향상시킬 수 있는 장점이 있다.
본 발명의 제4 실시예는 한 심볼내의 ICI를 완화시키기 위해서 칩 단위 CMF(channel matched filter)를 사용하는 방식이다. 이 방식은 "ICI CMF FFE/FBE 방식" 이라고 칭해질 것이다. 이 방식은 FFE가 TSTF 구조를 가지도록 하여 프리커서(pre-cursor) 뿐만이 아니라 포스트커서(post-cursor)까지도 고려하여 설계하고, FFE와 FBE를 사용하는 구조에서 ISI가 제거된 후에도 한 심볼내 ICI를 완화시키기 위하여 한 심볼 내에서 CMF를 적용하여 성능을 향상시키는 구조이다.
B. 실시예 1
B-1. 발명의 구성 및 동작
도 2는 본 발명의 제1 실시예에 따른 등화 장치의 구성을 도시하는 도면이다. 이 도면은 고속 반복화 방식을 이용한 적응 알고리즘 방식을 이용한 FFE/FBE 구조를 보여주고 있다. 특히, 이 구조는 IEEE802.11b에서와 같은 패킷이 짧고 더욱이 프리앰블이 짧은 시스템에서 훈련 데이터의 양이 작음에 따라 적응 알고리즘 방식의 FFE/FBE의 적용이 어려웠던 문제를 해결하기 위한 것이다.
상기 도 2를 참조하면, 등화 장치는 FFE(202)와, FBE(212)와, 감산기(203)와, 부호어 상관기(205)와, 피크 검출기(207)와, 부호어 합성기(213)와, 감산기(211)과, FFE/FBE 계수 연산기(210)와, 스위치들(214)(218)과, 버퍼(217)를 포함하여 이루어진다.
등화기 계수 wk를 가지는 FFE(202)는 수신신호(201)를 입력하고, 프리커서(pre-cursor)를 제거하는 기능을 수행한다. 등화기 계수 fk를 가지는 FBE(212)는 포스트커서에 의해 야기되는 ISI를 추출하는 기능을 수행한다. 감산기(203)는 FFE(202)를 통과한 신호로부터 FBE(212)를 통과한 신호를 감산함에 의해 이들간의 차이를 구한다. 이 감산기(203)에 의해 프리커서가 제거된 FFE(202)의 출력 신호로부터 포스트커서(post-cursor)가 제거된다. 상기 감산기(203)를 통과한 신호(204)는 프리커서 및 포스트커서가 제거된 신호이다. 부호어 상관기(Codeword Correlator)(205)는 상기 감산기(203)를 통과한 신호(204)와 미리 설정된 기준신호와의 상관을 구한다. 여기서, 부호어는 바커코드(Barker code) 혹은 CCK 코드가 될 수 있다. 피크 검출기(207)는 상기 상관기(205)에 의한 상관 결과 신호(206)를 입력하고, 최고 값의 피크를 갖는 부호어를 검출한다. 상기 최고 값의 피크를 갖는 부호어(208)는 데이터 결정(data decision)(209)을 위해 출력된다. 또한, 상기 최고 값의 피크를 갖는 부호어(208)는 부호어 합성기(213)에 의해 송신단(도시하지 않음)에서 송신된 신호와 동일한 신호를 합성한다. 상기 합성된 신호는 스위치(214)를 통해 포스트커서 제거용 FBE (212)로 입력되어 다음 심볼에 대한 ISI 값을 계산하는데 사용된다.
본 발명에서는 상기 FFE(202) 및 FBE(212)의 등화 계수 추정을 위해서 LMS나 RLS와 같은 적응 알고리즘 방식이 사용된다. 적응 알고리즘 방식이란 초기 프리앰블 구간에 등화 계수를 훈련시켜 이를 등화기 계수로 사용하는 방식이다. 이를 위해 프리앰블 구간 동안에 훈련 데이터(216)가 이용가능하도록 스위치(214)가 제어된다.
적응 알고리즘 방식중 LMS 방식의 훈련 과정을 예를 들어 살펴보면 다음과 같다. FFE(202) 및 FBE(212)의 초기값은 CIR를 이용하거나 임의로 설정 가능하다. 감산기(211)는 훈련 데이터(516)로부터 생성되는 기준신호(215)로부터 포스트커서가 제거된 신호(204)를 감산함에 의해 이들간의 차이를 구한다. FFE/FBE 계수 연산기(210)는 상기 감산기(211)에 의한 감산 결과 신호를 이용하여 FFE(202) 계수 wk와 FBE(212) 계수 fk를 조정한다. 상기 FFE/FBE 계수들은 상기 감산 결과 신호가 최소가 되도록 조정된다. 상기 조정된 FFE/FBE 계수들은 각각 FFE(202)와 FBE(212)에 인가되고, 상기 감산 결과 신호가 원하는 값에 수렴할 때까지 입력되는 수신신호에 대해 전술한 바와 같은 동작이 반복적으로 수행된다. 오차신호가 수렴되고 FFE/FBE 계수 훈련이 완료되면, 스위치(214)는 부호어 합성기(213) 쪽으로 전환되어 정상적으로 수신신호를 처리하게 된다.
다시 도 1을 참조하면, 본 발명은 수신신호(201)을 저장하기 위한 버퍼(217)를 구비한다. 일정한 전송율로 수신되는 수신신호(201)는 버퍼(217)에 저장된다. 이때 버퍼(217)에 저장되는 수신신호의 수는 적응 알고리즘 방식을 이용하여 FFE/FBE의 계수를 훈련할 때 FFE/FBE 탭(tap) 길이를 고려하여 설정된다. FFE/FBE 탭 길이를 고려하여 설정된 수만큼의 수신신호가 버퍼(217)에 입력되면, 스위치(218)는 버퍼(217) 쪽으로 연결되어 LMS나 RLS와 같은 적응 알고리즘 방식으로 FFE/FBE를 훈련한다. 이때 버퍼(217)에 저장된 수신신호를 이용하여 훈련을 수행하는 속도는 수신신호(201)가 입력되는 속도보다 빠르게 설정된다. 버퍼(217)에 저장된 수신신호에 대해 적응 알고리즘의 훈련이 1회 완료되면, 제2회의 훈련을 위하여 버퍼(217)에 저장된 동일한 수신신호에 대하여 적응 알고리즘의 훈련 과정이 반복하여 수행된다. 적응 알고리즘의 훈련 과정은 원하는 MSE로 수렴할 때까지 혹은 수신 패킷을 고려하여 정해진 횟수만큼 반복적으로 수행된다.
예를 들어, 도 1과 같은 패킷 구조에서 단동기(Short Sync)(혹은 프리앰블) 필드(101)의 30 비트들(109)을 이용하는 경우 적응 알고리즘의 훈련 과정은 다음과 같이 수행된다. 수신신호를 11M sample/sec의 속도로 샘플링(sampling)하였을 때 상기 단동기 필드(101)의 첫 부분인 20비트들(108)을 이용하여 신호 검출이 완료되면, 상기 30비트들(109)이 버퍼(217)에 저장된다. 왜냐하면, 수신신호는 길이 11인 바커 코드(Barker code)로 확산(spreading)되었으므로 샘플링되는 수는 총 330 샘플들이기 때문이다.
330 샘플들이 버퍼(217)에 저장되면 11M sample/sec 보다 빠른 클럭을 이용하여 훈련이 수행된다. 예를 들어, 11M 보다 4배 정도가 빠른 클럭을 이용하면 44MHz 클럭으로 버퍼(217) 엑세스(access) 및 훈련을 수행하게 된다. 330 샘플들에 대해 훈련이 1회 완료되면, 버퍼(217)에 저장된 동일한 330 샘플들에 대해서 제2회의 훈련이 수행된다. 동일한 방법으로 원하는 MSE가 얻어질 때까지 혹은 정해진 수만큼 훈련이 반복된다. 훈련이 완료되면 스위치(218)는 수신신호(201)를 받아들여 처리하거나, 혹은 버퍼(217)에 저장된 수신신호들(110,102,103,104,105,106,107)을 차례대로 처리한다.
도 3은 도 2에 도시된 FFE(202)의 구조를 도시하는 도면이다. 이 FFE(202)는 프리커서를 제거하는 역할을 수행하는 것으로, OSTF(One Sided Transversal Filter) 구조를 가진다.
상기 도 3을 참조하면, 가장 최근에 수신된 'k+N'번째 수신신호 rk+N (301)은 계수 'w-N' (302)과 승산기(303)에 의해 곱하여지고, 'k'번째 수신신호 rk (304)는 계수 'w0'(305)와 승산기(306)에 의해 곱하여진다. 모든 승산기들의 출력들은 가산기(307)에 의해 가산되고, 프리커서가 제거된 'k' 번째 신호 yffk (308)가 생성된다. 여기서 'N'은 FFE의 프리커서를 고려한 탭 길이이다.
도 4는 도 2에 도시된 FBE(212)의 구조를 도시하는 도면이다. 이 FBE(212)는 포스트커서를 제거하기 위해 ISI를 추정하는 역할을 수행한다.
상기 도 4를 참조하면, 'k'번째 복조 데이터 xk (401)는 지연기(402)를 거쳐 'k-1' 번째 신호 xk-1 (403)로 된다. 상기 신호 xk-1 (403)은 승산기(405)에 의해 계수 f1(404)와 곱하여 진다. 지연기(410)의 출력인 'k-M' 번째 신호 xk-M (411)은 승산기 (1013)에 의해 계수 fM (412)와 곱하여진다. 모든 승산기들의 출력들은 가산기(414)에 의해 가산되고, 최종 출력 yfbk (415)가 생성된다. 여기서 'M'은 FBE의 탭 길이이고, 'T'는 부호어의 길이이다.
B-2. 발명의 효과
도 10a 내지 도 10c는 본 발명의 실시예에 따른 등화 장치의 FFE/FBE 훈련 특성을 대비적으로 도시하는 도면들이다.
상기 도 10a는 훈련 전의 수신신호의 성상(constellation)을 보여주는 도면이다. 상기 도 10b는 적응 알고리즘 방식을 사용하고 ICI 등화기를 사용하지 않는 FFE/FBE의 구조하에서 훈련한 경우 수신신호의 성상을 보여주는 도면이다. 이러한 구조의 등화 장치에서 도 1에 도시된 바와 같은 패킷 구조를 적용하는 경우, 훈련에 필요한 시간적 여유가 없으므로 1회의 훈련만을 수행한 경우에 해당한다. 상기 도 10c는 본 발명의 실시예에 따른 등화 장치에서 훈련한 경우 수신신호의 성상을 보여주는 도면이다. 이 도면은 고속 반복화 방법을 이용하여 4회의 훈련을 수행한 결과를 나타내는 것이다. 고속 반복화 방식을 이용하기 때문에 4회 정도 이상의 훈련이 가능한 것이다. 상기 도면들을 참조하면, 본 발명의 실시예에 따른 등화 장치를 이용하는 것이 우수한 성상 성능을 제공함을 알 수 있다.
전술한 본 발명의 실시예에 따라 고속 반복화 방식을 이용한 적응 알고리즘 방식의 FFE/FBE 구조를 이용하면, 도 1과 같이 패킷이 짧거나 프리앰블이 짧은 통신 시스템에서도 등화 계수의 훈련을 충분히 수행할 수 있다. 새로운 시스템을 설계하는 경우에도 훈련을 위한 패킷의 프리앰블 길이를 짧게 설계할 수 있을 뿐만 아니라 전체적인 패킷 설계를 효율적으로 할 수 있다. 그러므로 본 발명은 시스템의 처리(throughput) 성능을 높일 수 있다는 장점이 있다. 또한, 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 할 수 있다는 장점이 있다.
한편, 전술한 구조의 등화 장치는 훈련 뿐만이 아니라 반송파 및 클럭 동기를 위한 PLL(Phase Locked Loop)이나 FLL(Frequency Locked Loop) 등에도 적용할 수 있음을 밝혀 둔다. 즉, PLL이나 FLL 루프에서 사용하는 수신신호를 버퍼링하고 버퍼링된 신호를 고속으로 반복적으로 처리함으로써 PLL이나 FLL의 수렴 특성을 개선할 수 있다.
C, 실시예 2
C-1. 발명의 구성 및 동작
도 5는 본 발명의 제2 실시예에 따른 등화 장치의 구성을 도시하는 도면이다. 이 도면은 적응 알고리즘 방식을 이용하고 ICI를 제거하는 FFE/FBE 구조, 즉 ICI Free 방식의 FFE/FBE 구조를 보여주고 있다.
상기 도 5를 참조하면, 등화 장치는 FFE(502)와, FBE(512)와, 감산기(503)와, 부호어 상관기(505)와, 피크 검출기(507)와, 부호어 합성기(513)와, 감산기(511)와, FFE/FBE 계수 연산기(510)와, 스위치(514)를 포함하여 이루어진다. 이 등화 장치의 구성 및 동작들은 상기 도 2에 도시된 등화 장치의 구성 및 동작들과 유사하다. 그러나 FFE(502)는 프리커서(pre-cursor) 뿐만이 아니라 포스트커서(post-cursor)까지도 고려하여 설계된 TSTF(Two Sided Transversal Filter) 구조를 갖는다는 차이가 있다. 또한 FBE(512)는 한 심볼 내의 ICI 영향이 없어지도록 ICI를 제거하도록 설계되었다는데 차이가 있다. 이러한 본 발명에 의해 제안되는 등화 장치를 이용하면 FFE(502)의 성능이 개선되고 FBE(512)는 ICI를 제거하도록 설계되므로, ICI의 영향이 없다는 특징이 있다. 프리커서 및 포스트커서를 고려하도록 설계된 TSTF 구조를 가지는 FFE(502)는 계수 wk를 가지며, 실시예로서 도 6에 도시된 바와 같은 구조를 갖는다. 상기 FBE(512)는 ICI를 제거하는 특성을 가지며, 실시예로서 도 7에 도시된 바와 같은 구조를 갖는다.
상기 도 6을 참조하면, 프리커서 제거를 위해, 가장 최근에 수신된 'k+N'번째 수신신호 rk+N (601)은 계수 'w-N' (602)와 승산기(603)에 의해 곱하여지고, 'k'번째 수신신호 rk (604)는 계수 'w0' (605)와 승산기(606)에 의해 곱하여진다. 포스트커서 제거를 위해, 'k-1'번째 수신신호 rk-1 (608)은 계수 'w1' (609)와 승산기(610)에 의해 곱하여지고, 'k-L'번째 수신신호 rk-L (611)은 계수 'wL' (612)와 승산기(613)과 곱하여진다. 모든 승산기의 출력들은 가산기(607)에 의해 가산되고, 프리커서가 제거되고 포스트커서의 일부가 제거된 'k' 번째 신호 yffk (608)이 생성된다. 여기서 'N'은 FFE의 프리커서용 탭 길이이고, 'L'은 FFE의 포스트커서용 탭의 길이이다. 이러한 FFE(602)는 도 3에 도시된 프리커서 제거용 FFE의 구조와 비교할 때, 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 설계된 TSTF 구조를 가지는 것이라는 차이점이 있다. 도면에서 가산기(607)을 기준으로 하여 우측에 도시된 구성요소들은 포스트커서 제거를 위한 구성요소들이고, 승산기(606)을 포함하여 좌측에 도시된 구성요소들은 프리커서 제거를 위한 구성요소들이다.
상기 도 7을 참조하면, 'k'번째 복조 데이터 xk (701)는 지연기(702)를 거쳐 'k-1' 번째 신호 xk-1 (703)로 된다. 상기 신호 xk-1 (703)은 승산기(705)에 의해 계수 f1 (704)와 곱하여 진다. 이때 계수 f1 (704)는 "제로(zero)" 값을 가진다. 동일한 방식으로 ICI가 존재하는 심볼의 길이 만큼의 FBE 계수는 "zero" 값을 갖는다. 즉, 심볼의 길이를 'P'라 하면, 계수 f1 ~ fP 까지는 모두 "zero"의 값을 갖는다. 따라서 계수 f1 ~ fP 가 "zero" 값을 가지므로, 이에 상응하는 승산기는 사실상 불필요하게 된다. 그러나 심볼 길이 이상이 되는 'P+1'번째부터 FBE 계수는 고유의 값을 갖는다. 지연기(716)의 출력인 'k-P-1'번째 신호 xk-P-1 (717)은 승산기(719)에 의해 계수 fP+1 (718)과 곱하여진다. 동일한 방식으로 지연기(710)의 출력인 'k-M' 번째 신호 xk-M (711)은 승산기 (713)에 의해 계수 fM (712)와 곱하여진다. 모든 승산기들의 출력은 가산기(714)에 의해 가산되고, 최종 출력 yfbk (715)가 생성된다. 여기서 'M'은 FBE의 탭 길이이고, 'T'는 부호어 길이이고, 'P'는 심볼의 길이이다. 이러한 FBE의 구조는 심볼내에 존재하는 ICI가 제거되도록 설계되었다는 특징이 있다.
C-2. 발명의 효과
도 11a 및 도 11b는 본 발명의 실시예에 따른 등화 장치의 FFE/FBE 훈련 특성을 대비적으로 도시하는 도면들이다. 상기 도 11a는 프리커서용 FFE 및 포스트커서용 FBE를 고려하여 훈련한 경우에 대한 성상(constellation)을 보여주는 도면이고, 상기 도 11b는 프리커서 및 포스트커서를 고려한 FFE와, 포스트커서용 FBE를 이용하여 훈련한 경우에 대한 성상을 보여주는 도면이다. 여기서, 포스트커서용 FBE는 도 4에 도시된 바와 같은 구조를 가지는 것을 전제로 하고, FFE 성능의 비교에 중점하여 실험이 이루어졌다는 사실에 유의하여야 한다. 즉, 포스트커서용 FBE가 동일하게 구비한 상태에서, 프리커서만을 고려한 FFE의 훈련 특성이 도 11a에 도시되어 있고, 프리커서 및 포스트커서를 고려한 FFE의 훈련 특성이 도 11b에 도시되어 있다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 등화 장치의 FFE/FBE 계수를 도시하는 도면들이다. 상기 도 12a는 FFE 계수를 보인 것이고, 상기 도 12b는 FBE 계수를 보인 것이다. 상기 도 12b를 보면 FBE의 초기 8개의 계수들이 이미 언급한 바와 같이 "zero"의 가지는 것으로 설정되어 있음을 알 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른 등화 장치에 의한 칩 성상(Chip constellation)의 모의 실험 결과를 대비적으로 도시하는 도면들이다. 상기 도 13a는 등화 장치를 사용하지 않는 경우에 얻어지는 칩 성상을 나타내는 것으로, 많이 퍼져 있음을 볼 수 있다. 상기 도 13b는 종래 기술에 의한 칩 성상의 모의 실험 결과를 나타내는 것으로, 상기 도 13a에 비해 성상이 모여 있으나 여전히 ICI로 인해 성능이 열화됨을 알 수 있다. 상기 도 13c는 본 발명의 실시예에 따른 칩 성상의 모의 실험 결과를 나타내는 것으로, ICI가 제거되어 칩 성상 특성이 우수함을 볼 수 있다.
전술한 본 발명의 실시예에 따라 적응 알고리즘 방식을 사용하고 ICI를 제거하는 FFE/FBE 구조는 다음과 같은 장점이 있다. 본 발명의 FFE는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF 구조를 가지도록 설계되므로, 보다 최적화된 성능을 보인다. 또한, 본 발명의 FBE는 포스트커서를 제거하면서도 심볼 내에 존재하는 ICI를 제거하도록 설계되므로, ICI에 의한 영향을 효과적으로 제거한다. 따라서 본 발명의 구조를 이용하면 다중경로 채널(multipath channel)이 존재하는 경우에도 우수한 데이터 복조 성능을 얻을 수 있다. 그리고 또한, 본 발명의 구조는 등화 계수 추정을 위해서 별도로 채널 추정을 수행하지 않는 구조이므로 채널 추정에 의한 오류를 줄일 수 있고, 직접 등화 계수를 추정하므로 최적화된 등화 계수를 추정할 수 있다. 즉, 본 발명에 의해 제안된 방식은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 할 수 있다는 장점이 있다. 또한 종래의 ICI 등화기를 사용하는 방식에 비해 매우 간단한 구조를 가지면서도 우수한 성능을 보인다.
한편, 본 발명의 적응 알고리즘 방식을 이용하고 ICI를 제거하는 FFE/FBE 방식의 구조에서도 적응 알고리즘의 훈련 과정의 특성을 개선하기 위해서 도 2에 도시된 본 발명의 다른 실시예에 의해 제안된 고속 반복화 방식을 이용할 수 있음을 밝혀 두는 바이다. 즉, 도 5의 FFE(502)의 전단에 도 2에 도시된 바와 같이 버퍼(217)를 구비시킬 수 있다.
D. 실시예 3
D-1. 발명의 구성 및 동작
도 8은 본 발명의 제3 실시예에 따른 등화 장치의 구성을 도시하는 도면이다. 이 도면은 심볼 복조 전 심볼내 칩에 대한 분할(slice) 개념을 이용하는 FFE/FBE 구조, 즉 ICI Slice 방식의 FFE/FBE 구조를 보여주는 도면이다.
상기 도 8을 참조하면, 등화 장치는 FFE(802)와, FBE(812)와, 감산기(803)와, 부호어 상관기(805)와, 피크 검출기(807)와, 부호어 합성기(813)와, 칩 분할기(817)과, 감산기(811)와, FFE/FBE 계수 연산기(810)와, 스위치(814)를 포함하여 이루어진다. 상기 FFE(802)는 프리커서 및 포스트커서를 고려하여 TSTF(Two Sided Transversal Filter) 구조를 가지도록 설계된 것으로, 도 5의 FFE(502)와 동일한 구조를 갖는다. 상기 FBE(812)는 포스트커서를 제거하기 위한 것으로, 도 2의 FBE(212)와 동일한 구조를 갖는다. 이러한 실시예의 등화 장치는 훈련 데이터(816)를 이용하여 훈련을 완료한 후 등화기를 동작시킬 때 칩 분할을 수행하는 칩 분할기(817)을 구비하는 것을 특징으로 한다. 즉, 상기 칩 분할기(817)은 FFE(802)와 FBE(812)에 의해 프리커서 및 포스트커서가 제거된 승산기(803)의 출력 신호(804)를 입력하고 칩 단위로 분할 동작을 수행한다.
상기 칩 분할기(817)은 최종 결정(decision)의 동작 이전에 사전결정(pre-decision) 동작을 수행하는 것으로, 상기 승산기(803)의 출력 신호(804)를 기준 변조 신호로 매핑(mapping)하여 사용한다. 상기 스위치(814)는 심볼에 대한 최종 결정이 완료되기 전까지는 상기 칩 분할기(817)의 출력이 FBE(812)의 입력으로 제공되도록 스위칭 동작을 수행하고, 심볼에 대한 최종 결정이 완료되면 상기 부호어 합성기(813)의 출력이 FBE(812)의 입력으로 제공되도록 스위칭 동작을 수행한다.
D-2. 발명의 효과
전술한 본 발명의 실시예에 따른 등화 장치를 사용하면 다음과 같은 장점이 있다. 먼저 FFE는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF 구조를 가지도록 설계되므로, 보다 최적화된 성능을 보인다. 또한, 포스트커서를 제거하는 FBE를 이용하여 ISI 뿐만이 아니라 ICI를 제거하기 위해서 최종 결정 전에 사전결정을 수행하여 분할된 수신 신호가 FBE로 입력되도록 한다. 이와 같은 방식을 사용하여 심볼내에 존재하는 ICI를 제거한다. 따라서 본 발명의 구조를 이용하면 다중경로 채널(multipath channel)이 존재하는 경우에도 데이터 복조 성능을 개선할 수 있는 장점이 있다. 그리고 또한, 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 할 수 있다는 장점이 있다.
한편, 전술한 본 발명의 실시예에 따른 등화 장치는 적응 알고리즘의 훈련 과정의 특성을 개선하기 위해서 도 2에 도시된 본 발명의 다른 실시예에 의해 제안된 고속 반복화 방식을 이용할 수 있음을 밝혀 두는 바이다. 즉, 도 8의 FFE(802)의 전단에 도 2에 도시된 바와 같이 버퍼(217)를 구비시킬 수 있다.
E. 실시예 4
E-1. 발명의 구성 및 동작
도 9는 본 발명의 제4 실시예에 따른 등화 장치의 구성을 도시하는 도면이다. 이 도면은 심볼내 칩에 대해 채널 정합 필터(channel matched filter)를 적용하는 FFE/FBE 구조, 즉 ICI CMF 방식의 FFE/FBE 구조를 보여주는 도면이다.
상기 도 9를 참조하면, 등화 장치는 FFE(902)와, FBE(912)와, 감산기(903)와, 부호어 상관기(905)와, 피크 검출기(907)와, 부호어 합성기(913)와, 감산기(911)와, FFE/FBE 계수 연산기(910)와, 스위치(914)를 포함하여 이루어진다. 상기 FFE(902)는 프리커서 및 포스트커서를 고려하여 도 5의 FFE(502) 및 도 8의 FFE(802)와 같이 TSTF(Two Sided Transversal Filter) 구조를 가지도록 설계된다. 상기 FBE(912)는 도 2의 FBE(212) 및 도 8의 FBE(812)와 같이 포스트커서를 제거하기 위한 구조를 가지도록 설계된다.
이 등화 장치는 부호어 상관기(905)의 전단에 심볼내 칩에 대한 채널정합 필터링을 위한 채널정합필터(CMF: Channel Matched Filter)(917)이 구비되는 것을 특징으로 한다. 즉, FFE(902) 및 FBE(912)에 대한 훈련이 완료되면, FBE(912)의 계수들 f1 ~ fP 를 심볼내 칩간간섭(Intra symbol ICI(Inter Chip Interference))을 제거하기 위한 CMF(917)의 계수로 사용된다. 여기서, P는 심볼의 길이이다. 상기 Intra symbol ICI CMF(917)은 일반적인 트랜스버설 필터(transversal filter)의 구조를 가지며, 이 트랜스버설 필터의 FBE(912)의 계수들 가운데 처음 f1 ~ fP 가 사용된다. 이러한 ICI CMF(917)를 사용하면 심볼 내에 존재하는 다중경로(multipath) 성분을 모아주는 레이크(Rake) 수신기와 같은 동작이 가능하고 ICI의 영향을 완화시키주는 역할이 수행된다. 따라서 수신기에서 데이터 복조 성능을 개선할 수 있다.
E-2. 발명의 효과
전술한 본 발명의 실시예에 따른 등화 장치를 사용하면 다음과 같은 장점이 있다. 먼저 FFE는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF 구조를 가지도록 설계되므로, 보다 최적화된 성능을 보인다. FBE는 포스트커서를 제거하는 기능을 수행한다. 또한, ICI CMF(917)은 심볼 내에 존재하는 다중경로 성분들의 에너지(energy)를 모아주는 레이크 수신기와 같이 동작하고 ICI의 영향을 완화시켜 주는 역할을 수행하므로, 수신기의 데이터 복조 성능을 개선할 수 있다. 그리고 또한, 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 할 수 있다는 장점이 있다.
한편, 전술한 본 발명의 실시예에 따른 등화 장치는 적응 알고리즘의 훈련 과정의 특성을 개선하기 위해서 도 2에 도시된 본 발명의 다른 실시예에 의해 제안된 고속 반복화 방식을 이용할 수 있음을 밝혀 두는 바이다. 즉, 도 9의 FFE(902)의 전단에 도 2에 도시된 바와 같이 버퍼(217)를 구비시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 심볼간의 간섭을 제거할 뿐만 아니라 한 심볼내의 칩간의 간섭도 제거할 수 있는 적응 방식 알고리즘의 등화기 구조를 제안한다. 이러한 본 발명은 채널 추정을 수행하지 않고 직접 등화 계수를 추정하므로, 효율적이고 부가적인 별도의 채널 추정 연산기나 등화 계수 추정 연산기가 불필요하게 하여 수신기 구조를 간단하게 할 수 있다는 이점이 있다.
또한, 본 발명의 등화 장치는 프리커서 뿐만이 아니라 포스트커서까지도 고려하여 TSTF 구조를 가지도록 설계된 FFE와, 포스트커서를 제거하기 위해 설계된 FBE를 구비함으로써, 최적화된 성능을 보장하는 이점이 있다.
그리고 또한, 본 발명의 등화 장치는 심볼내의 칩간 간섭의 영향을 제거하거나 완화시키기 위한 구성을 제공함으로써 수신기의 데이터 복조 성능을 개선할 수 있는 이점이 있다.
도 1은 무선랜 표준 규격 IEEE802.11b의 패킷 구조를 도시하는 도면.
도 2는 본 발명의 제1 실시예에 따른 등화 장치의 구성을 도시하는 도면.
도 3은 도 2에 도시된 FFE의 구조를 도시하는 도면.
도 4는 도 2에 도시된 FBE의 구조를 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 등화 장치의 구성을 도시하는 도면.
도 6은 도 5에 도시된 FFE의 구조를 도시하는 도면.
도 7은 도 5에 도시된 FBE의 구조를 도시하는 도면.
도 8은 본 발명의 제3 실시예에 따른 등화 장치의 구성을 도시하는 도면.
도 9는 본 발명의 제4 실시예에 따른 등화 장치의 구성을 도시하는 도면.
도 10a 내지 도 10c는 본 발명의 제1 실시예에 따른 등화 장치의 FFE/FBE 훈련 특성을 대비적으로 도시하는 도면들.
도 11a 및 도 11b는 본 발명의 제2 실시예에 따른 등화 장치의 FFE/FBE 훈련 특성을 대비적으로 도시하는 도면들.
도 12a 및 도 12b는 본 발명의 제2 실시예에 따른 등화 장치의 FFE/FBE 계수를 도시하는 도면들.
도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 등화 장치에 의한 칩 성상의 모의 실험한 결과를 대비적으로 도시하는 도면들.

Claims (14)

  1. 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치에 있어서,
    상기 수신신호를 저장하는 버퍼와,
    제1 계수를 가지며, 상기 버퍼에 저장된 수신신호를 엑세스하고 이 수신신호의 프리커서 성분을 필터링에 의해 제거하는 제1 필터와,
    제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기를 포함함을 특징으로 하는 상기 등화 장치.
  2. 제1항에 있어서, 상기 제1 필터에 의해 엑세스되는 수신신호는 상기 버퍼에 저장되는 상기 수신신호의 속도보다 빠른 속도로 엑세스되는 것을 특징으로 하는 상기 등화 장치.
  3. 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치에 있어서,
    제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와,
    제2 계수를 가지며, 상기 수신신호의 각 심볼들 내에서 칩간 간섭이 제거되도록 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기를 포함함을 특징으로 하는 상기 등화 장치.
  4. 제3항에 있어서, 상기 제1 필터에 의해 엑세스될 상기 수신신호를 저장하는 버퍼를 더 포함함을 특징으로 하는 상기 등화 장치.
  5. 제4항에 있어서, 상기 제1 필터에 의해 엑세스되는 수신신호는 상기 버퍼에 저장되는 상기 수신신호의 속도보다 빠른 속도로 엑세스되는 것을 특징으로 하는 상기 등화 장치.
  6. 제4항에 있어서, 상기 제2 필터의 계수중 미리 설정된 심볼 길이 만큼의 계수는 "제로"의 값으로 설정되는 것을 특징으로 하는 상기 등화 장치.
  7. 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치에 있어서,
    제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와,
    제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴할 때 상기 제1 필터 및 상기 제2 필터에 의해 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호를 칩 단위로 분할하여 상기 제2 필터로 인가하는 칩 분할기를 포함하고,
    여기서, 상기 필터 계수 연산기는 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴한 이후에 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호와 상기 칩 분할기의 출력의 차이에 따라 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 것을 특징으로 하는 상기 등화 장치.
  8. 제7항에 있어서, 상기 칩 분할기에 의한 분할 동작은 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호에 대한 데이터 결정 동작이 완료될 때까지 수행됨을 특징으로 하는 상기 등화 장치.
  9. 제7항에 있어서, 상기 제1 필터에 의해 엑세스될 상기 수신신호를 저장하는 버퍼를 더 포함함을 특징으로 하는 상기 등화 장치.
  10. 제9항에 있어서, 상기 제1 필터에 의해 엑세스되는 수신신호는 상기 버퍼에 저장되는 상기 수신신호의 속도보다 빠른 속도로 엑세스되는 것을 특징으로 하는 상기 등화 장치.
  11. 통신시스템에서 복수의 심볼들로 이루어지고, 상기 각 심볼들은 적어도 둘 이상의 칩들로 이루어지는 수신신호의 심볼간 간섭 및 칩간 간섭을 제거하기 위한 등화 장치에 있어서,
    제1 계수를 가지며, 상기 수신신호의 프리커서 성분 및 포스트커서의 일부 성분을 필터링에 의해 제거하는 제1 필터와,
    제2 계수를 가지며, 상기 수신신호의 초기 구간에서 인가되는 훈련 데이터의 포스트커서 성분을 필터링에 의해 제거하는 제2 필터와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 미리 설정된 값에 수렴하도록 상기 제1 계수 및 상기 제2 계수를 연산하여 상기 제1 필터 및 상기 제2 필터로 각각 제공하는 필터 계수 연산기와,
    상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴할 때 상기 제1 필터 및 상기 제2 필터에 의해 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호를 채널정합 필터링하는 채널정합 필터를 포함하고,
    여기서, 상기 채널정합 필터의 출력은 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호에 대한 데이터 결정 동작을 위해 제공되는 것을 특징으로 하는 상기 등화 장치.
  12. 제11항에 있어서, 상기 채널정합 필터는 상기 제1 필터의 출력과 상기 제2 필터의 출력의 차이가 상기 설정된 값에 수렴할 때 상기 제2 계수에 따라 상기 프리커스 성분 및 포스트커서 성분이 제거된 상기 수신신호를 채널정합 필터링하는 것을 특징으로 하는 상기 등화 장치.
  13. 제11항에 있어서, 상기 제1 필터에 의해 엑세스될 상기 수신신호를 저장하는 버퍼를 더 포함함을 특징으로 하는 상기 등화 장치.
  14. 제13항에 있어서, 상기 제1 필터에 의해 엑세스되는 수신신호는 상기 버퍼에 저장되는 상기 수신신호의 속도보다 빠른 속도로 엑세스되는 것을 특징으로 하는 상기 등화 장치.
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