KR100482361B1 - Open Drain and Pull-Up Circuitry - Google Patents

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Abstract

본 발명은 오픈 드레인 및 풀업 회로를 공개한다. 그 회로는 전원전압에 연결된 풀업저항, 내부로 부터의 신호에 의해서 제어되는 고전압 풀다운 트랜지스터, 상기 풀업저항과 풀다운 트랜지스터사이에 연결되는 옵션처리를 위한 퓨즈, 상기 풀업저항과 퓨즈의 공통점에 연결된 퓨징용 패드, 상기 퓨즈와 풀다운 트랜지스터의 공통점에 연결된 데이타 입/출력 패드, 및 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터로 구성되어 있다. 따라서, 오픈 드레인 내압 문제를 해결할 수 있으며 풀업 및 오픈 드레인 옵션 처리시에 부가적인 마스크의 제작없이 폴리 퓨징 방식을 이용하여 웨이퍼 테스트 레벨에서 손쉽게 처리할 수 있다.The present invention discloses an open drain and pull up circuit. The circuit includes a pull-up resistor connected to a supply voltage, a high voltage pull-down transistor controlled by a signal from within, a fuse for optional processing connected between the pull-up resistor and a pull-down transistor, for fusing connected to a common point of the pull-up resistor and the fuse. And an inverter composed of a high voltage transistor having a pad, a data input / output pad connected to a common point of the fuse and a pull-down transistor, and an input terminal connected to the data input / output pad. Thus, open drain breakdown voltages can be solved and processed at the wafer test level using polyfusing without the need for additional masks for pull-up and open-drain option processing.

Description

오픈 드레인 및 풀업 회로Open Drain and Pullup Circuit

본 발명은 오픈 드레인(open drain) 및 풀업(pull up) 회로에 관한 것으로, 특히 오픈 드레인 내압을 만족할 수 있는 오픈 드레인 및 풀업 회로에 관한 것이다.The present invention relates to an open drain and pull up circuit, and more particularly, to an open drain and a pull up circuit capable of satisfying an open drain breakdown voltage.

공정의 설계 룰(design rule)이 엄격해지면서 종래에는 문제삼지 않았던 부분이 문제가 되어 필드(field)에서의 경쟁력 약화 및 자사의 대량 생산의 불안정을 초래하고 있다.As the design rules of the process become stricter, parts that have not been a problem in the past become a problem, leading to weak competitiveness in the field and instability of the company's mass production.

일반적으로, 0.65㎛이하에서의 게이트 두께는 140Å정도이며 게이트 옥사이트 브레이크-다운(Gox break-down)은 약 12 -14V사이에 분포하게 된다. 또한, 접합 브레이크 다운도 12V수준에서 산포를 보이고 있어서 마이크로 제어기(MCU; micro control unit)시장에서 오픈 드레인의 일반적인 규격인 10 -12V를 만족시키기 위하여 종래의 오픈 드레인 및 풀업 회로는 마아진(margin)이 부족하였다.In general, the gate thickness below 0.65 mu m is about 140 mu s and the gate oxite break-down is distributed between about 12-14 volts. In addition, the junction breakdown also shows a dispersion at the level of 12V, so that the conventional open drain and pull-up circuits have margins in order to satisfy 10 -12V, which is a general specification of open drain in the micro control unit (MCU) market. Shortage.

도1은 종래의 오픈 드레인 및 풀업 회로의 회로도로서, 전원전압(Vdd)에 연결된 일측을 가진 저항(10), 저항(10)의 타측에 연결된 드레인 전극과 접지전압(Vss)에 연결된 소오스 전극과 내부로 부터의 신호가 인가되는 게이트 전극을 가진 NMOS트랜지스터(12), 저항(10)과 NMOS트랜지스터(12)사이에 연결된 패드(16), 및 패드(16)에 연결된 입력단자를 가진 인버터(14)로 구성되어 있다. 그리고, 도1에 나타낸 NMOS트랜지스터(12)와 인버터(14)는 저전압 트랜지스터이고, 저항(10)은 마스크 옵션(mask option)이다.1 is a circuit diagram of a conventional open drain and pull-up circuit, including a resistor 10 having one side connected to a power supply voltage Vdd, a drain electrode connected to the other side of the resistor 10, and a source electrode connected to a ground voltage Vss; An NMOS transistor 12 having a gate electrode to which a signal from the inside is applied, a pad 16 connected between the resistor 10 and the NMOS transistor 12, and an inverter 14 having an input terminal connected to the pad 16. It consists of). The NMOS transistor 12 and the inverter 14 shown in FIG. 1 are low voltage transistors, and the resistor 10 is a mask option.

도1에 나타낸 종래의 오픈 드레인 및 풀업 회로는 0.8㎛급 이상의 공정에서는 인버터(14)를 구성하는 저전압 트랜지스터의 게이트 옥사이드가 160Å이상이므로 게이트 옥사이드 브레이크 다운이 14V이상이 되어 오픈 드레인 내압의 요구 스펙(SPEC)인 12V를 만족시켜 주며 출력단의 NMOS트랜지스터(12)의 접합 브레이크 다운(junction break down)도 13V수준이므로 특별한 문제가 없지만 0.65㎛급 이하의 공정에서는 게이트 옥사이드가 140Å이하이므로 게이트 옥사이드 브레이크 다운이 12V수준이하로 떨어질 위험이 많으므로 오픈 드레인 내압의 스펙을 만족시켜 주기 위해서는 불충분하다. 접합 브레이크 다운 또한 12V이하로 내려갈 위험이 많다.In the conventional open drain and pull-up circuit shown in Fig. 1, the gate oxide of the low voltage transistor constituting the inverter 14 is 160 kV or more in the process of 0.8 µm or more, so that the gate oxide breakdown becomes 14 V or more, so SPEC) satisfies 12V and the junction breakdown of the NMOS transistor 12 of the output stage is also 13V level, so there is no particular problem, but in the process below 0.65㎛ class, the gate oxide breakdown is less than 140Å because the gate oxide is below 140Å. The risk of falling below the 12V level is insufficient to meet the specifications of the open-drain breakdown voltage. Junction breakdown also risks falling below 12V.

즉, 도1에 나타낸 회로는 주문자(customer)가 오픈 드레인을 요구할 경우에는 저항(10)과 패드(16)의 연결을 끊어주며, 풀 업을 요구할 경우에는 저항(10)과 패드(16)를 연결시키면 된다. 이와같이 저항을 마스크 옵션으로 두고 주문자가 원하는대로의 옵션 처리를 하기 위해서는 별도의 마스크 제작이 필요하고 작업자의 손에 의해서 일일이 처리를 해주어야 한다는 불편함이 있었다. 하나의 칩에 수개의 패드가 있는데 그 패드에 연결된 입출력 회로의 각각에 대하여 일일이 옵션 처리를 하기 위해서는 많은 시간과 노력이 필요하고, 작업자의 손에 의해서 행해지게 되므로 정확성에 있어서도 그다지 좋은 기대를 할 수가 없다 하겠다.That is, the circuit shown in FIG. 1 disconnects the resistor 10 and the pad 16 when the customer requests the open drain, and the resistor 10 and the pad 16 when the pull-up is required. Just connect it. As such, in order to set the resistance as a mask option and to process the option as the user desires, there was an inconvenience in that a separate mask was required and the treatment was performed by the worker's hand. There are several pads on one chip, and it takes a lot of time and effort to process options for each of the input / output circuits connected to the pads, and it is done by the hands of workers, so it is possible to expect very good accuracy. I will not.

따라서, 본 발명의 목적은 오픈 드레인 내압 문제를 해결할 수 있는 오픈 드레인 및 풀업 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide an open drain and a pull-up circuit that can solve the open drain breakdown voltage problem.

이와같은 목적을 달성하기 위한 본 발명의 오픈 드레인 및 풀업 회로는 전원전압에 연결된 풀업수단, 내부로 부터의 신호에 의해서 제어되고 고전압 트랜지스터로 구성된 풀다운수단, 상기 풀업수단과 풀다운수단사이에 연결된 퓨즈, 상기 풀업수단과 퓨즈의 공통점에 연결된 퓨징용 패드, 상기 퓨즈와 풀다운수단의 공통점에 연결된 데이타 입/출력 패드, 및 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터를 포함하는 데이타 입력수단을 구비한 것을 특징으로 한다.Open drain and pull-up circuit of the present invention for achieving the above object is a pull-up means connected to the power supply voltage, a pull-down means controlled by a signal from the inside and composed of a high-voltage transistor, a fuse connected between the pull-up means and the pull-down means, Data including a fuse pad connected to the common point of the pull-up means and the fuse, a data input / output pad connected to the common point of the fuse and the pull-down means, and an inverter configured with a high voltage transistor having an input terminal connected to the data input / output pad. Characterized in that the input means.

그리고, 본 발명의 오픈 드레인 및 풀업 회로를 구비한 칩은 복수개의 데이타 입/출력 핀을 가진 칩에 있어서, 상기 복수개의 데이타 입/출력 핀 각각은 전원전압에 연결된 풀업수단, 내부로 부터의 신호에 의해서 제어되고 고전압 트랜지스터로 구성된 풀다운수단, 상기 풀업수단과 풀다운수단사이에 연결되는 옵션처리를 위한 퓨즈; 상기 퓨즈와 풀다운수단의 공통점에 연결되고 상기 데이타 입/출력 핀에 연결된 데이타 입/출력 패드, 및 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터를 포함하는 데이타 입력수단을 구비하고 상기 풀업수단과 퓨즈의 공통점에 하나의 퓨징용 패드를 연결한 것을 특징으로 한다.In addition, a chip having an open drain and a pull-up circuit of the present invention has a chip having a plurality of data input / output pins, each of the plurality of data input / output pins being pull-up means connected to a power supply voltage, a signal from the inside. A pull down means controlled by a high voltage transistor and connected between the pull up means and the pull down means; And a data input / output pad including a data input / output pad connected to a common point of the fuse and the pull-down means, the data input / output pad connected to the data input / output pin, and an inverter configured with a high voltage transistor having an input terminal connected to the data input / output pad. And it characterized in that one of the pads for fusing connected to the common point of the pull-up means and the fuse.

이하, 첨부된 도면을 참고로 하여 본 발명의 오픈 드레인 및 풀업 회로를 설명하면 다음과 같다.Hereinafter, an open drain and a pull up circuit of the present invention will be described with reference to the accompanying drawings.

도2는 본 발명의 오픈 드레인 및 풀업 회로의 회로도로서, 전원전압(Vdd)에 연결된 일측을 가진 저항(20), 저항(20)의 타측에 연결된 일측을 가진 퓨즈(22), 퓨즈(22)의 타측에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 내부로 부터의 신호가 인가되는 게이트 전극을 가진 NMOS트랜지스터(24), 저항과 퓨즈(22)의 접점에 연결된 퓨징을 위한 공통 패드(28), 퓨즈(22)와 NMOS트랜지스터(24)사이에 연결된 데이타 입/출력 패드(30), 및 패드(30)에 연결된 입력단자를 가진 인버터(26)로 구성되어 있다.2 is a circuit diagram of an open drain and pull-up circuit of the present invention, in which a resistor 20 having one side connected to a power supply voltage Vdd, a fuse 22 having a side connected to the other side of the resistor 20, and a fuse 22 are shown. An NMOS transistor 24 having a drain electrode connected to the other side of the circuit, a source electrode connected to the ground voltage, and a gate electrode to which a signal from the inside is applied, and a common pad 28 for fusing connected to the contacts of the resistor and the fuse 22. , An input / output pad 30 connected between the fuse 22 and the NMOS transistor 24, and an inverter 26 having an input terminal connected to the pad 30.

도2에 사용된 NMOS트랜지스터(24) 및 인버터(26)를 구성하는데 사용된 트랜지스터는 고전압 트랜지스터이다. 그리고 패드(28)은 퓨징을 위한 것으로 칩에 하나만 있으면 된다. 즉, 수개의 데이타 입/출력 패드(30)에 연결된 저항과 퓨즈의 접점을 모두 패드(28)에 연결하여 두면 된다.The transistors used to construct the NMOS transistor 24 and inverter 26 used in FIG. 2 are high voltage transistors. The pad 28 is for fusing and only one chip is required. That is, all of the contacts of the resistor and the fuse connected to the several data input / output pads 30 may be connected to the pad 28.

도2의 오픈 드레인 및 풀업 회로는 데이타 입력단인 인버터(26)의 게이트 옥사이드 및 접합을 고전압으로 처리함으로써 게이트 옥사이드 브레이크 다운 및 접합 브레이크 다운을 14V이상으로 향상시켜 오픈 드레인의 내압 스펙인 12V를 만족시키고 출력단의 NMOS트랜지스터(24)의 접합도 고전압으로 처리하여 접합 브레이크 다운을 향상시켰다.The open drain and pull-up circuit of FIG. 2 improves the gate oxide breakdown and junction breakdown to 14V or more by treating the gate oxide and the junction of the inverter 26 as the data input terminal with a high voltage, thereby satisfying the open drain voltage specification 12V. The junction of the NMOS transistor 24 at the output stage was also treated with high voltage to improve junction breakdown.

특히, 오픈 드레인 핀이 대부분 8비트 이상으로 사용되는 마이크로 제어기 제품에서 비트별로 풀업 저항 사용 및 오픈 드레인 옵션을 요구할 경우에는 웨이퍼 테스트 레벨에서 처리가 가능하도록 폴리 퓨징 방식을 사용함으로써 부가적인 마스크 제작을 할 필요가 없이 주문자의 요구를 만족시켜 줄 수 있다.In particular, when microcontrollers with open-drain pins that are mostly 8 bits or more require pull-up resistors and open-drain options on a bit-by-bit basis, additional mask fabrication can be achieved by using polyfusing to enable processing at the wafer test level. There is no need to satisfy the needs of the orderer.

다시 말하면, 주문자가 오픈 드레인을 요구할 경우에는 폴리 퓨즈(22)를 끊어 주어야 한다. 이 경우에는 웨이퍼 테스트 레벨에서 퓨징용 공통 패드(28)와 입출력 패드(30)사이에 소정의 전압차를 가지는 전압을 두개의 패드에 인가하면 퓨즈(22)가 손쉽게 끊어져 오픈 드레인의 요구를 만족한다. 오픈 드레인 핀이 8비트 이상일 경우에는 8개의 이상의 오픈 드레인 패드에 퓨징용 공통 패드(28)와는 소정의 전압차를 가지는 전압을 각각 인가하게 되면 해당 패드는 오픈 드레인으로 사용할 수 있다. 그리고, 주문자가 풀업을 요구할 경우에는 퓨즈(22)를 그대로 두면 된다.In other words, when the purchaser requires an open drain, the poly fuse 22 should be blown. In this case, if a voltage having a predetermined voltage difference between the common pad 28 and the input / output pad 30 for fusing is applied to the two pads at the wafer test level, the fuse 22 is easily blown to satisfy the requirement of the open drain. . When the open drain pin is 8 bits or more, when a voltage having a predetermined voltage difference from the common pad 28 for fusing is applied to the eight or more open drain pads, the pads can be used as open drains. When the orderer requests a pullup, the fuse 22 may be left as it is.

그래서, 퓨징용 공통 패드(28)는 웨이퍼 테스트 레벨에서만 사용하면 되고 패키지 조립시에는 칩외의 핀과 연결을 하지 않음으로써 소자의 핀 수가 늘어나는 것을 방지할 수 있다.Therefore, the common pad 28 for fusing only needs to be used at the wafer test level, and the pin number of the device can be prevented from increasing by not connecting with the pins other than the chip when assembling the package.

그러나, 퓨징에 사용되는 전압은 15V이상이 되게 하여 사용시 혹은 테스트 도중에 원하지 않는 퓨징이 발생하는 것을 방지하도록 주의해야 한다.However, care should be taken to ensure that the voltage used for fusing is greater than 15 V to prevent unwanted fusing during use or during testing.

도3은 도2의 점선으로 나타낸 부분을 확대해서 나타낸 것으로, 메탈(32)과 메탈(32)사이에 연결된 폴리 퓨즈(34)를 나타낸 것이다.3 is an enlarged view of a portion indicated by a dotted line in FIG. 2 and shows a poly fuse 34 connected between the metal 32 and the metal 32.

상술한 바와 같이 두개의 메탈(32)사이에 소정의 전압차를 가지는 전압을 인가함으로써 퓨즈가 끊어지게 된다.As described above, the fuse is blown by applying a voltage having a predetermined voltage difference between the two metals 32.

결과적으로, 본 발명의 오픈 드레인 및 풀업 회로는 오픈 드레인 패드의 내압을 개선하기 위하여 입력단의 인버터를 고전압 트랜지스터를 사용하여 구성하고 출력단의 NMOS트랜지스터를 고전압 트랜지스터로 구성하였다. 그리고, 풀업 및 오픈 드레인 옵션 선택은 폴리 퓨징 방식을 이용하여 비트별로 선택이 가능하고 주문자의 요구에 따라 웨이퍼 테스트 레벨에서 처리해줌으로써 손쉽게 옵션 처리를 할 수 있다.As a result, in order to improve the breakdown voltage of the open drain pad, the open-drain and pull-up circuit of the present invention uses an inverter of the input stage using a high voltage transistor and an NMOS transistor of the output stage of a high voltage transistor. In addition, pull-up and open-drain option selection can be selected bit by bit using polyfusing and can be easily handled at the wafer test level according to the orderer's request.

본 발명의 오픈 드레인 및 풀업 회로는 오픈 드레인 내압 문제를 해결할 수 있으며 풀업 및 오픈 드레인 옵션 처리시에 부가적인 마스크의 제작없이 폴리 퓨징 방식을 이용하여 웨이퍼 테스트 레벨에서 손쉽게 처리할 수 있다.The open-drain and pull-up circuit of the present invention solves the open-drain breakdown voltage problem and can be easily processed at the wafer test level using polyfusing without the need for additional masks during pull-up and open-drain option processing.

도1은 종래의 오픈 드레인 및 풀업 회로의 회로도이다.1 is a circuit diagram of a conventional open drain and pull-up circuit.

도2는 본 발명의 오픈 드레인 및 풀업 회로의 회로도이다.Figure 2 is a circuit diagram of an open drain and pull up circuit of the present invention.

도3은 도2의 점선으로 나타낸 부분을 확대하여 나타낸 것이다.3 is an enlarged view of a portion indicated by a dotted line in FIG. 2.

Claims (6)

전원전압에 연결된 풀업수단;Pull-up means connected to a power supply voltage; 내부로부터의 신호에 의해서 제어되고 고전압 트랜지스터로 구성된 풀다운수단;Pull-down means controlled by signals from the inside and composed of high-voltage transistors; 상기 풀업수단과 풀다운수단사이에 연결되는 옵션처리를 위한 퓨즈;A fuse for option processing connected between the pull-up means and the pull-down means; 상기 풀업수단과 퓨즈의 공통점에 연결된 퓨징용 패드;A fusing pad connected to a common point of the pull-up means and the fuse; 상기 퓨즈와 풀다운수단의 공통점에 연결된 데이타 입/출력 패드; 및A data input / output pad connected to a common point of the fuse and the pull-down means; And 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터를 포함하는 데이타 입력수단을 구비한 것을 특징으로 하는 오픈 드레인 및 풀업 회로.And data input means comprising an inverter comprising a high voltage transistor having an input terminal connected to the data input / output pad. 제1항에 있어서, 상기 풀다운수단은 NMOS트랜지스터인 것을 특징으로 하는 오픈 드레인 및 풀업 회로.The open drain and pull-up circuit according to claim 1, wherein the pull-down means is an NMOS transistor. 제1항에 있어서, 상기 데이타 입/출력 패드를 오픈 드레인 패드로 사용하고자 할 경우에는 상기 퓨징용 패드와 상기 데이타 입/출력 패드에 소정의 전압차를 가지는 전압을 인가하는 것을 특징으로 하는 오픈 드레인 및 풀업 회로.The open drain of claim 1, wherein when the data input / output pad is to be used as an open drain pad, a voltage having a predetermined voltage difference is applied to the fusing pad and the data input / output pad. And pull-up circuits. 복수개의 데이타 입/출력 핀을 가진 칩에 있어서,In a chip with multiple data input / output pins, 상기 복수개의 데이타 입/출력 핀 각각은Each of the plurality of data input / output pins 전원전압에 연결된 풀업수단;Pull-up means connected to a power supply voltage; 내부로부터의 신호에 의해서 제어되고 고전압 트랜지스터로 구성된 풀다운수단;Pull-down means controlled by signals from the inside and composed of high-voltage transistors; 상기 풀업수단과 풀다운수단사이에 연결되는 옵션처리를 위한 퓨즈;A fuse for option processing connected between the pull-up means and the pull-down means; 상기 퓨즈와 풀다운수단의 공통점에 연결되고 상기 데이타 입/출력 핀에 연결된 데이타 입/출력 패드; 및A data input / output pad connected to a common point of the fuse and the pull-down means and connected to the data input / output pin; And 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터를 포함하는 데이타 입력수단을 구비하고 상기 풀업수단과 퓨즈의 공통점에 하나의 퓨징용 패드를 연결한 것을 특징으로 하는 칩.And a data input means including an inverter composed of a high voltage transistor having an input terminal connected to the data input / output pad, and connecting one fusing pad to a common point of the fuse and the fuse. 제4항에 있어서, 상기 풀다운수단은 NMOS트랜지스터인 것을 특징으로 하는 칩.The chip according to claim 4, wherein the pull-down means is an NMOS transistor. 제4항에 있어서, 상기 데이타 입/출력 패드를 오픈 드레인 패드로 사용하고자 할 경우에는 상기 퓨징용 패드와 상기 데이타 입/출력 패드에 소정의 전압차를 가지는 전압을 인가하는 것을 특징으로 하는 칩.The chip of claim 4, wherein a voltage having a predetermined voltage difference is applied to the fusing pad and the data input / output pad when the data input / output pad is to be used as an open drain pad.
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