KR100481332B1 - An audio a/d convertor using frequency modulation - Google Patents
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Abstract
모범적인 실시예에 따라, 전압 또는 전류-제어 발진기는 마이크로폰(microphone)으로부터의 신호 (즉, 전압이나 전류)에 의해 주파수가 제어된다. 주파수 변조된 신호는 원하는 음성 샘플링(sampling) 비율로 순시 주파수의 디지탈 표시를 제공하는 직접 디지탈 판별기에 인가된다. 디지탈 판별기는 예를 들면, 발진기 신호를 기준 주파수와 함께 직접 위상 디지탈화 회로에 인가하고 기준 주파수에 대한 발진기의 순시 위상 시퀀스를 계산함으로서 형성된다. 이어서, 위상 시퀀스는 순시 주파수를 표시하므로 음성 파형을 표시하는 이진수 단어의 시퀀스를 발생하도록 디지탈 위상 동기 루프(digital phase locked loop) (다른 경우, 수치적으로 미분하는)에 인가된다. 저레벨 음성 파형은 실질적으로 고레벨의 주파수-변조된 반송자를 제외하고는 집적 회로에 들어가지 않으므로, 그 기술은 마이크로프로세서 및 칩상에서 동작하는 DSP와 같은 고속 랜덤 논리 회로에 의해 발생되는 잡음에 영향을 받지 않는다.According to an exemplary embodiment, the voltage or current-controlled oscillator is frequency controlled by a signal from the microphone (ie, voltage or current). The frequency modulated signal is applied to a direct digital discriminator that provides a digital representation of the instantaneous frequency at the desired voice sampling rate. A digital discriminator is formed, for example, by applying an oscillator signal along with a reference frequency to a direct phase digitalization circuit and calculating the instantaneous phase sequence of the oscillator for the reference frequency. The phase sequence is then applied to a digital phase locked loop (otherwise numerically differential) to generate a sequence of binary words representing a speech waveform since it represents an instantaneous frequency. Since low-level speech waveforms do not actually enter integrated circuits except for high-level frequency-modulated carriers, the technique is immune to noise generated by high-speed random logic circuits such as DSPs operating on microprocessors and chips. Do not.
Description
본 발명은 일반적으로 다양한 전자부품을 단일 실리콘 칩에 집적함으로서, 전화기나 휴대폰과 같이 음성 처리를 포함하는 전자 시스템의 비용을 줄이는 것에 관련된다. 특히, 본 발명은 사용되는 아날로그 구성요소의 수를 최소화하고, 또한 같은 칩에서 동작되는 디지탈 회로로부터의 잡음 픽업(pick-up)에 비교적 영향을 받지 않는 아날로그-디지탈 컨버터에 관한 것이다.The present invention generally relates to the integration of various electronic components on a single silicon chip, thereby reducing the cost of electronic systems including voice processing, such as telephones and cell phones. In particular, the present invention relates to an analog-to-digital converter that minimizes the number of analog components used and is relatively insensitive to noise pick-up from digital circuits operated on the same chip.
예를 들면, 연속적인 근사치(Successive Approximation), 델타-시그마 변조(Delta-Sigma Modulation), 및 연속적 가변 슬롭 델타 변조(Continuously Variable Slope Delta Modulation, CVSD)와 같은 공지되어 있는 기술을 이용한 많은 형태의 종래 아날로그-디지탈 컨버터가 있다. 이들 디바이스의 목적은 원하는 샘플 비율로 순시적인 신호값의 샘플을 나타내는 수의 스트림(stream)을 제공하는 것이다. 원하는 샘플링 비율은 통상 숫자적으로 표시되는 아날로그 신호의 최대 주파수의 2배인 최소 나이키스트 비율(Nyquist rate) 보다 더 높다. 이들 종래 기술의 단점은 마이크로폰(microphone)으로부터 출력되는 매우 작은 신호 레벨에 관한 것으로, 이는 결과적으로 마이크로폰과 아날로그-디지탈 컨버터 사이의 연결이 잡음 픽업에 민감해지게 한다.For example, many forms of prior art using known techniques such as Successive Approximation, Delta-Sigma Modulation, and Continuously Variable Slope Delta Modulation (CVSD). There is an analog-to-digital converter. The purpose of these devices is to provide a number of streams representing samples of instantaneous signal values at a desired sample rate. The desired sampling rate is usually higher than the minimum Nyquist rate, which is twice the maximum frequency of the analog signal represented numerically. A disadvantage of these prior art relates to the very small signal level output from the microphone, which in turn makes the connection between the microphone and the analog-digital converter sensitive to noise pickup.
<발명의 요약>Summary of the Invention
모범적인 실시예에 따라, 가변 주파수 발진기는 마이크로폰에서의 가변적인 전기적 매개변수, 전형적으로 가변 캐패시턴스에 의해 주파수가 제어된다. 주파수 변조 신호는 원하는 음성 샘플링 비율로 순시 주파수의 디지탈 표시를 제공하는 직접적인 디지탈 판별기에 인가된다. 디지탈 판별기는 예를 들면, 발진기 신호를 기준 주파수로 직접 위상 디지탈화 회로에 인가하고 기준 주파수에 관련된 발진기의 순시 위상 시퀀스를 계산함으로서 형성된다. 이어서, 위상 시퀀스는 순시 주파수를 나타내므로 음성 파형을 나타내는 이진수 단어의 시퀀스를 발생하도록 디지탈 위상 동기 루프(또는 다른 경우 수치적으로 미분된)에 인가된다. 저 레벨의 음성 파형은 실질적으로 고레벨의 주파수-변조된 반송자인 경우를 제외하고 집적 회로에 들어가지 않으므로, 그 기술은 칩에서 동작되는 마이크로프로세서 및 DSP와 같은 고속 랜덤 논리 회로에 의해 발생되는 잡음에 실질적으로 영향을 받지 않는다.According to an exemplary embodiment, the variable frequency oscillator is frequency controlled by variable electrical parameters in the microphone, typically variable capacitance. The frequency modulated signal is applied to a direct digital discriminator that provides a digital representation of the instantaneous frequency at the desired voice sampling rate. A digital discriminator is formed, for example, by applying an oscillator signal directly to the phase digitization circuit at a reference frequency and calculating the instantaneous phase sequence of the oscillator related to the reference frequency. The phase sequence then represents an instantaneous frequency and is then applied to a digital phase locked loop (or otherwise differentially differentiated) to generate a sequence of binary words representing the speech waveform. Since low-level speech waveforms do not enter the integrated circuit except in the case of substantially high-level frequency-modulated carriers, the technique is sensitive to noise generated by high-speed random logic circuits such as microprocessors and DSPs operating on the chip. Practically unaffected.
본 발명의 다른 모범적인 실시예에 따라, 종래 마이크로폰 회로 보다 잡음에 덜 민감하고 전압 또는 전류의 가변적인 전기적 매개변수를 근거로 하는 마이크로폰 회로가 제공될 수 있다. 예를 들면, 종래의 FET 전치 증폭기는 본 발명에 따라 전형적으로 바이어스 공급에 의해 생성되는 잡음이 방지되도록 생략될 수 있다.According to another exemplary embodiment of the present invention, a microphone circuit can be provided which is less sensitive to noise than conventional microphone circuits and based on variable electrical parameters of voltage or current. For example, conventional FET preamplifiers may be omitted in accordance with the present invention so that noise typically generated by bias supply is avoided.
도 1은 본 발명의 모범적인 실시예에 따른 디지탈 음성 처리 회로의 블록도.1 is a block diagram of a digital speech processing circuit in accordance with an exemplary embodiment of the present invention.
도 2는 3가지의 모범적인 양자화 정확도에 대한 다운샘플링(downsampling) 이전의 모범적인 음성 주파수 스펙트럼을 도시하는 그래프.FIG. 2 is a graph showing exemplary speech frequency spectrum prior to downsampling for three exemplary quantization accuracy.
도 3 및 도 4는 침묵 주기(quiet period) 동안의 양자화 신호 및 잡음 스펙트럼을 도시하는 그래프.3 and 4 are graphs showing quantized signal and noise spectra during a quiet period.
도 5 및 도 6은 1KHz 사인파 테스트를 사용한 양자화 신호 및 잡음 스펙트럼을 도시하는 그래프.5 and 6 are graphs showing quantized signal and noise spectra using a 1 KHz sine wave test.
도 7은 침묵 주기 신호에 대한 조화파(harmonic) 왜곡을 도시하는 그래프.7 is a graph showing harmonic distortion for a silent period signal.
도 8은 본 발명에 따른 계획적인 주파수 오프셋(offset)의 제시에 의한 조화파 왜곡의 감소를 도시하는 그래프.8 is a graph illustrating the reduction of harmonic distortion by the presentation of a planned frequency offset in accordance with the present invention.
도 9 내지 도 11은 본 발명에 따라 계획적인 주파수 오프셋이 적용되는 경우에 신호 레벨이 감소될 때 조화파 왜곡이 감소되는 것을 도시하는 그래프.9-11 are graphs showing that harmonic distortion is reduced when the signal level is reduced when a deliberate frequency offset is applied in accordance with the present invention.
도 12는 계획적인 주파수 오프셋이 제시된 잡음 같은 테스트 신호의 스펙트럼을 도시하는 그래프.12 is a graph showing the spectrum of a test signal, such as noise, with a planned frequency offset.
도 13은 도 12의 테스트 신호의 감소된 신호 레벨 버전을 도시하는 그래프.13 is a graph showing a reduced signal level version of the test signal of FIG. 12.
도 14 및 도 15는 주파수 스펙트럼으로부터 원하는 신호를 감산한 이후의 잔류 양자화 잡음을 도시하는 그래프.14 and 15 are graphs showing residual quantization noise after subtracting a desired signal from the frequency spectrum.
도 16 및 도 17은 주파수 오프셋이 적용된 신호에 대해, 각각 6-비트 양자화 및 잔류 잡음을 사용해 신호에서의 음성 중단을 도시하는 그래프.16 and 17 are graphs showing speech interruption in a signal using 6-bit quantization and residual noise, respectively, for a signal with frequency offset applied;
도 18은 본 발명에 따른 시스템에서 사용될 수 있는 디지탈 위상 동기 루프(digital phase locked loop)의 블록도.18 is a block diagram of a digital phase locked loop that may be used in a system in accordance with the present invention.
도 19는 본 발명에 따라 제시된 주파수 오프셋을 포함한 모범적인 디지탈 위상 동기 루프에 대한 잔류 잡음 스펙트럼을 도시하는 그래프.FIG. 19 is a graph showing the residual noise spectrum for an exemplary digital phase locked loop including the frequency offset presented in accordance with the present invention. FIG.
도 20은 주파수 오프셋이 제공되지 않을 때 위상 동기 루프에 대한 잔류 잡음 스펙트럼을 도시하는 그래프.20 is a graph showing the residual noise spectrum for a phase locked loop when no frequency offset is provided.
도 21 내지 도 23은 모범적인 제2 차 위상 동기 루프의 다양한 주파수 전달 특성을 도시하는 그래프.21-23 are graphs illustrating various frequency transfer characteristics of an exemplary secondary phase locked loop.
도 24는 전형적인 무선 통신 응용에서 모범적인 동적 범위 지정을 도시하는 도면.24 illustrates exemplary dynamic ranging in a typical wireless communication application.
도 25는 본 발명에 따라 복조기로 사용될 수 있는 위상 동기 루프를 도시하는 블록도.25 is a block diagram illustrating a phase locked loop that can be used as a demodulator in accordance with the present invention.
도 26은 주파수 조정 수단을 포함하는 도 25의 모범적인 실시예의 수정을 도시하는 블록도.FIG. 26 is a block diagram illustrating modification of the exemplary embodiment of FIG. 25 including frequency adjusting means.
도 27은 도 26의 모범적인 실시예에서 사용되는 다양한 디지탈량에 대한 단어 길이(word length)를 도시하는 도면.FIG. 27 illustrates word length for various digital quantities used in the exemplary embodiment of FIG. 26. FIG.
도 28a는 종래 마이크로폰(microphone) 회로 배열을 도시하는 도면.FIG. 28A shows a conventional microphone circuit arrangement; FIG.
도 28b는 본 발명의 모범적인 실시예에 따라 발진기를 제어하는 일렉트릿 마이크로폰(electret microphone)을 도시하는 도면.FIG. 28B illustrates an electret microphone controlling an oscillator in accordance with an exemplary embodiment of the present invention. FIG.
도 29는 본 발명의 모범적인 실시예에 따라 전류 제어되는 발진기로 사용될 수 있는 소스 연결 멀티바이브레이터(source coupled multivibrator)를 도시하는 도면.FIG. 29 illustrates a source coupled multivibrator that may be used as a current controlled oscillator in accordance with an exemplary embodiment of the present invention. FIG.
도 30은 본 발명의 모범적인 실시예에 따른 디지탈 믹서(digital mixer)를 도시하는 블록도.30 is a block diagram illustrating a digital mixer in accordance with an exemplary embodiment of the present invention.
여기서 참고로 포함되는 미국 특허 No. 5,084,669는 디지탈 논리를 사용해 원하는 샘플 비율에서 일련의 수치값으로 순시 위상과 위상의 주파수 또는 주파수 변조된 무선 신호를 결정하는 기술을 설명한다. 여기서 또한 참고로 포함되는 홈비스트(Holmqvist)에 부여된 미국 특허 No. 5,220,275는 원하는 샘플 비율에서 계산된 수치값으로 신호의 순시 위상을 결정하는 방법을 설명한다. 이들 디지탈 위상/주파수 결정 회로는 무선 수신기에 의해 수신된 변조 무선 신호를 복조하기 위해 이들 특허에서 설명된다. 본 발명은 먼저 음성 신호를 주파수 변조된 반송파로 변환하고 변조된 반송파 신호를 음성 파형을 나타내는 수치적인 샘플열로 변환하는데 디지탈 판별기를 사용함으로서 음성 신호를 디지탈화하기 위해 새로운 응용에서 이러한 종류의 회로를 사용한다.US Patent No. incorporated herein by reference 5,084,669 describes a technique for using digital logic to determine instantaneous phase and frequency or frequency-modulated radio signals with a series of numerical values at a desired sample rate. United States Patent No. assigned to Holmqvist, which is also incorporated herein by reference. 5,220,275 describes a method for determining the instantaneous phase of a signal with a numerical value calculated at a desired sample rate. These digital phase / frequency determination circuits are described in these patents to demodulate modulated radio signals received by a wireless receiver. The present invention uses this kind of circuit in a new application to digitalize a speech signal by first using a digital discriminator to convert the speech signal into a frequency modulated carrier and then convert the modulated carrier signal into a numerical sample sequence representing the speech waveform. do.
본 발명의 제1 모범적인 실시예는 도 1을 사용해 설명된다. 여기서, 활성 마이크로폰(20)은 발진기(12)의 LC 공명 회로(11) 일부를 형성하는 가변 캐패시턴스 마이크로폰 소자(10)를 포함한다. 발진기 출력 신호는 예를 들어 1MHz의 주파수에 있고, 바람직하게 버퍼 증폭기(13)로부터의 균형화된 신호로서 활성 마이크로폰(20)에서 출력된다. 그에 의해 반위상 신호가 인쇄 회로 보드상의 평행한 도체 트랙에서 운행되는 균형화된 신호 출력의 사용은 다른 부근 회로에 대한 결합을 최소화하여, 간섭을 일으킬 위험을 줄이고 간섭 민감성을 줄인다. 음향 음성 파형은 마이크로폰 소자(10)의 진동판 이동으로, 즉 캐패시턴스 변화 및 발진기 주파수 변화로 해석된다. 그래서, 음성 파형은 발진기 신호를 변조하고, F.M. 신호는 상술된 특허에서 설명되는 바와 같이 직접 위상 디지타이저(digitizer)(30)로 공급된다. 위상 디지타이저(30)는 F.M. 반송 신호의 양 또는 음으로의 전이 모두를 기준 클럭과 비교하고, 이러한 전의 발생 시간을 예를 들면, 클럭 주기의 반의 정확도로 양자화한다. 회로(30)로부터의 수치적 결과는 예를 들면, 8KHz인 최종적으로 원하는 음성 샘플링 비율 보다 높은 큰 계수인 출력 샘플 비율에서 순시 위상을 나타내는 6-비트의 이진수값이다. 예를 들어, 샘플링 비율은 32배 더 큰 256 K samples/second가 될 수 있다. 샘플링 비율은 어떠한 경우라도 명목상 위상으로부터의 반송 주파수의 순시 위상 편차(deviation)가 한 샘플 주기 동안 +/-180도(즉, 반주기) 이상 만큼 변할 수 없도록 충분히 높아야 한다. 이는 샘플 주기가 음성-유도된 진동판 진동에 의해 주어지는 명목상 반송 주파수로부터의 최대 주파수 편차의 적어도 2배가 되어야 함을 말한다. 이는 180도 이상의 위상값이 180 이하의 음의 위상값 등과 구별될 수 없기 때문에 바람직하다. 유리하게, 한 샘플 주기에 걸친 위상 변화는 음의 위상 변화에서 양의 위상을 구별하고 +/-180도 부근에서의 애매한 영역을 방지하기 위해 최대의 마진을 제공하도록 +/-90도 이하여야 한다.A first exemplary embodiment of the invention is described using FIG. 1. Here, the active microphone 20 comprises a variable capacitance microphone element 10 which forms part of the LC resonance circuit 11 of the oscillator 12. The oscillator output signal is for example at a frequency of 1 MHz and is preferably output at the active microphone 20 as a balanced signal from the buffer amplifier 13. Thereby, the use of balanced signal outputs in which antiphase signals travel in parallel conductor tracks on printed circuit boards minimizes coupling to other nearby circuits, reducing the risk of interference and reducing interference susceptibility. The acoustic voice waveform is interpreted as the vibration plate movement of the microphone element 10, that is, the capacitance change and the oscillator frequency change. So, the speech waveform modulates the oscillator signal, and the F.M. The signal is fed directly to the phase digitizer 30 as described in the patent mentioned above. Phase digitizer 30 is F.M. Both positive or negative transitions of the carrier signal are compared with the reference clock, and this prior generation time is quantized, for example, with an accuracy of half the clock period. The numerical result from the circuit 30 is a 6-bit binary value representing the instantaneous phase at an output sample rate, for example, a coefficient larger than the final desired speech sampling rate of 8 KHz. For example, the sampling rate may be 256 K samples / second, which is 32 times larger. In any case, the sampling rate should be high enough so that the instantaneous phase deviation of the carrier frequency from the nominal phase cannot vary by more than +/- 180 degrees (ie half cycle) during one sample period. This means that the sample period should be at least twice the maximum frequency deviation from the nominal carrier frequency given by the voice-induced diaphragm vibration. This is preferable because a phase value of 180 degrees or more cannot be distinguished from a negative phase value of 180 or less. Advantageously, the phase change over one sample period should be less than or equal to +/- 90 degrees to provide a maximum margin to distinguish the positive phase from the negative phase change and to avoid ambiguous areas around +/- 180 degrees. .
위상 디지타이저(30)로부터의 위상 샘플은 수치 미분기(31)에 공급되고, 연속되는 샘플간의 차이 모듈로(difference modulo)(2Pi)를 계산한다. 상술된 샘플 비율과 최대 주파수 편차 사이의 선취 관계에 의해, 위상차는 범위 +/-90도내에 놓이게 된다. 그래서, 차이는 명목상 원래 위상 샘플과 같은 단어 길이를 갖는다. 예를 들어, 위상이 6-비트의 정확도로 계산되면, 양의 정수 0 내지 31은 0 보다 크고 180도 보다 작은 각도를 나타내고, 음의 정수는 0 보다 작고 -180도 보다 큰 각도를 나타낸다. 그러므로, +/-90도 사이의 명목상 위상차는 16과 +16 사이의 정수로 나타내질 수 있어, 6-비트의 단어 길이 내에서 충분하고 더 큰 피크값에 대한 공간을 허용한다.The phase samples from the phase digitizer 30 are supplied to the numerical differentiator 31 and calculate the difference modulo 2Pi between successive samples. Due to the preemption relationship between the sample rate and the maximum frequency deviation described above, the phase difference lies within the range +/- 90 degrees. Thus, the difference nominally has the same word length as the original phase sample. For example, if the phase is calculated with 6-bit accuracy, positive integers 0 to 31 represent angles greater than 0 and less than 180 degrees, and negative integers represent angles less than 0 and greater than -180 degrees. Therefore, the nominal phase difference between +/- 90 degrees can be represented by an integer between 16 and +16, allowing space for a sufficient and larger peak value within a 6-bit word length.
예를 들어, 256K samples/s에서의 6-비트 위상차는 디지탈 저역통과 필터에 의해 8K samples/s로 다운샘플링(downsampling)된다. 이러한 저역통과 필터의 제1 단계는 예를 들어, 32-샘플 폭의 이동 윈도우(moving window)를 통해 32개의 연속되는 샘플의 합을 계산하는 것을 포함한다. 본 예에서는 이것이 결과적으로 11-비트의 양을 제공한다.For example, the 6-bit phase difference at 256K samples / s is downsampled to 8K samples / s by a digital lowpass filter. The first step of such a lowpass filter involves calculating the sum of 32 consecutive samples, for example, through a 32-sample wide moving window. In this example this results in an amount of 11-bits.
필터처리의 제2 단계는 원하는 바와 같이 8K samples/s의 샘플 비율로 16-비트의 값을 구하도록 32-샘플 블록에 대해 한 번씩 32개의 연속적인 11-비트 이동 평균을 함께 축적하는 것을 포함할 수 있다. 여기서 참고로 포함되는 폴 덴트(Paul W. Dent)에 의해 1993년 9월 14일 출원된 미국 특허 출원 일련 No. 08/120,426에서 설명된 바와 같이, 이러한 다운샘플링은 3.4KHz의 최고 음성 주파수에서 주파수 응답을 감소시키게 되고, 이는 이전값 중 음의 값 일부에 각각의 새로운 축적 이전의 축적기를 재설정함으로서 보상될 수 있다.The second step of the filtering process may include accumulating together 32 consecutive 11-bit moving averages once for a 32-sample block to obtain 16-bit values at a sample rate of 8K samples / s as desired. Can be. United States Patent Application Serial No., filed September 14, 1993, by Paul W. Dent, which is incorporated herein by reference. As described in 08 / 120,426, this downsampling reduces the frequency response at the highest voice frequency of 3.4 KHz, which can be compensated for by resetting the accumulator before each new accumulation on some of the negative values of the previous values. .
위상차에서의 양자화 잡음이 128KHz인 나이키스트 주파수와 0 사이의 주파수에 균일하게 분포되어 있다고 가정하면, 다운샘플링 필터는 2.5 비트의 정밀도와 같은 32:1 대역폭 감소 계수 만큼 양자화 잡음 전력을 감소시키므로, 똑같은 이 방법의 정밀도는 계산된 값의 16-비트 길이가 아니라 단 8.5 비트이다. 그러나, 양자화 잡음은 위상 정의역에서 균일하지만, 위상이 주파수 복조를 실행하도록 미분되므로, 스펙트럼은 주파수의 옥타브(octave) 당 6dB로 상승될 것으로 기대되어, 더 높은 주파수 보다 더 낮은 주파수에서 잡음을 덜 갖는다. 이 방법으로, 대부분의 양자화 잡음 전력은 샘플링 비율의 반쪽으로 밀집될 것으로 기대되고, 그 양은 0 - 3.4KHz 오디오 대역에 들어 상당히 감소된다.Assuming that the quantization noise in the phase difference is uniformly distributed between the Nyquist frequency of 0 and 128 KHz, the downsampling filter reduces the quantization noise power by a 32: 1 bandwidth reduction factor equal to 2.5 bits of precision. The precision of this method is only 8.5 bits, not the 16-bit length of the calculated value. However, the quantization noise is uniform in the phase domain, but because the phase is differentiated to perform frequency demodulation, the spectrum is expected to rise to 6 dB per octave of frequency, with less noise at lower frequencies than higher frequencies. . In this way, most of the quantization noise power is expected to be dense at half the sampling rate, the amount of which is significantly reduced in the 0-3.4KHz audio band.
도 2는 위상차의 다운샘플링 이전의 스펙트럼을 도시한다. 원하는 신호 변조는 음성을 나타내는 200Hz에서 3.3KHz로 확장된 스펙트럼을 갖는 백색 잡음 신호로, 상술된 이유 때문에 240KHz 샘플 비율의 1/4 보다 작게 선택된, 50KHz 피크 편차의 1/3인 RMS 주파수 편차를 만들도록 조정된다. 이는 잡음 같은 원하는 신호의 3-시그마 제한(3-sigma limit)이 피크 편차내에 유지되는 것을 보장한다. 도 2의 스펙트럼은 비트내의 다양한 위상 양자화 정확도로, 다운샘플링 필터에 의해 제거될 3.4KHz외의 양자화 잡음을 도시한다. 그래서, 상기에서 예측된 바와 같이 양자화 잡음 스펙트럼이 0 주파수 쪽으로 떨어지는 경향이 확인된다. 그러나, 3.4KHz내의 양자화 잡음은 도 2에서 신호 스펙트럼에 의해 가려질 때 나타내질 수 없다. 추후 논의될 다른 도면은 원하는 신호를 뺀 오디오 대역내의 양자화 잡음을 도시한다. 도 2는 신호 스펙트럼 밀도가 다음의 양으로 주어지는 대역 엣지 양자화 잡음 밀도를 도시한다.2 shows the spectrum before downsampling of the phase difference. The desired signal modulation is a white noise signal with an extended spectrum from 200Hz to 3.3KHz representing speech, which produces an RMS frequency deviation of 1/3 of the 50KHz peak deviation, chosen for less than 1/4 of the 240KHz sample rate for the reasons mentioned above. Is adjusted to This ensures that the 3-sigma limit of the desired signal, such as noise, remains within the peak deviation. The spectrum of FIG. 2 shows quantization noise other than 3.4 KHz to be removed by the downsampling filter, with varying phase quantization accuracy in bits. Thus, it is confirmed that the quantization noise spectrum tends to fall toward zero frequency as predicted above. However, quantization noise within 3.4 KHz cannot be shown when obscured by the signal spectrum in FIG. Another figure, which will be discussed later, shows quantization noise in the audio band minus the desired signal. 2 shows the band edge quantization noise density, where the signal spectral density is given in the following amounts.
이 값들은 양자화 정확도의 비트 당 6dB 개선도, 즉 4-비트 당 24dB의 기대 규칙을 따른다.These values follow the 6 dB per bit improvement in quantization accuracy, or the expected rule of 24 dB per 4-bit.
우선 대역내(in-band) 잡음이 옥타브 당 6dB에서 0 주파수 쪽으로 떨어진다고 가정하면, 총 잡음 전력은 상기의 도면 보다 3배(4.77dB) 더 나은 전체 신호 대 잡음비를 제공하는 적분에 의해 계산될 수 있다. 그래서, 대역내 양자화 잡음은 다음과 같이 명확한 잡은 주파수 편차로서 Hz RMS로 표시될 수 있다.Assuming that in-band noise drops from 6 dB per octave towards zero frequency, the total noise power can be calculated by an integration that provides an overall signal-to-noise ratio that is three times better (4.77 dB) than the figure above. have. Thus, the in-band quantization noise can be expressed in Hz RMS as a clear caught frequency deviation as follows.
음성량은 일반적으로 음성 피크시 잡음 보다 음성 중단시 잡음에 더 관련되는 것으로 생각된다. 도 3 및 도 4는 각각 음성 변조가 20 및 40dB로 감소된 양자화 신호 + 잡음 스펙트럼을 도시한다. 이 도면에서는 유리한 경향으로서 3.4KHz 대역 엣지에서의 양자화 잡음이 감소된 신호 전력으로 감소되는 경향이 주목되지만, 그렇게 유리하지 않은 것으로서 스펙트럼이 평평해지는 경향이 있다. 스펙트럼의 더 낮은 주파수 부분에 드는 잡음의 비율이 더 커지는 것은 그것이 양자화 레벨을 통해 위상을 유도하는 신호 자체인 것에 의해 일어나는 것으로 보여진다. 더 낮은 신호 진폭으로는 양자화 레벨이 더 낮은 비율에서 교차되므로, 양자화 잡음 스펙트럼은 낮은 주파수에서 더 많은 에너지를 갖는다. 또한 사인파 신호에서는 신호 파형 중 규칙적으로 정의된 지점에서 레벨 교차가 일어나므로, 양자화 잡음이 신호 주파수의 조화파(harmonics)로 나타난다. 이는 각각 8- 및 4-비트 위상 양자화에서 1KHz 사인파 테스트 신호를 사용한 모범적인 신호 + 양자화 잡음 스펙트럼을 도시하는 도 5 및 도 6에 의해 확인된다. 양자화 레벨이 위상 평면에서 대칭적으로 배치되기 때문에, 홀수 조화파가 우월하고, 제3 조화파는 8-비트 양자화에서 기본파 아래로 66dB, 또한 4-비트 양자화에서 40dB 주위에 있다. 그러나, 상대적인 제3 조화파의 왜곡은 도 7에 도시된 바와 같이 신호가 감소됨에 따라 증가되어, 여기서 제3 조화파는 20dB 감소된 신호 레벨하에서 단지 14dB로 상승된다.Speech volume is generally thought to be more related to noise at speech interruption than noise at speech peak. 3 and 4 show the quantized signal + noise spectrum with speech modulation reduced to 20 and 40 dB, respectively. In this figure it is noted that as an advantageous trend, the quantization noise at the 3.4 KHz band edge is reduced with reduced signal power, but the spectrum tends to be flat as not so advantageous. The greater proportion of noise in the lower frequency portion of the spectrum is seen to be caused by the signal itself driving the phase through the quantization level. At lower signal amplitudes, the quantization level crosses at lower rates, so the quantization noise spectrum has more energy at lower frequencies. In a sine wave signal, since level crossing occurs at regularly defined points in the signal waveform, quantization noise appears as harmonics of the signal frequency. This is confirmed by FIGS. 5 and 6 which show exemplary signal + quantization noise spectra using 1 KHz sine wave test signals in 8- and 4-bit phase quantization, respectively. Since the quantization levels are arranged symmetrically in the phase plane, odd harmonics are superior, and the third harmonic is around 66 dB below the fundamental in 8-bit quantization, and around 40 dB in 4-bit quantization. However, the relative distortion of the third harmonic wave is increased as the signal is reduced as shown in Fig. 7, where the third harmonic wave is raised to only 14 dB under the signal level reduced by 20 dB.
이러한 효과는 실질적으로 음성 변조가 없을 때라도 모든 양자화 레벨을 통해 신호 위상이 신속하게 회전되도록 계획적인 반송 주파수 오프셋(offset)을 사용함으로서 완화될 수 있다. 예를 들면, 도 8은 20,625Hz 반송 주파수 오프셋이 사용된 모범적인 스펙트럼을 도시한다. 이 특정한 반송 주파수값은 중요한 것이 아니고, 240K samples/sec에서 샘플을 한정된 회수인 4096회 반복한 위상 파형을 제공함으로서 스펙트럼의 계산을 용이하게 하도록 선택되었다. 그래서, 종래 기술에 숙련된 자는 임의의 반송 주파수가 적용될 수 있음을 알게 되지만, 오프셋은 시스템의 양자화 단계 변화가 최대 오디오 주파수 보다 높은 주파수에서 일어나도록 충분히 높게 선택되어야 한다. 4-비트 위상 양자화에서의 제3 조화파는 -40dB로부터 기본파의 거의 50dB 이하로 강하되었음을 볼 수 있다. 도 9에 도시된 바와 같이, 신호 편차가 줄어들 때, 조화파 왜곡은 증가되지 않지만 사실상 감소되고, 20dB 감소된 신호와 -40dB 내지 -50dB 영역 내에 아직 있다. 도 10은 40dB 감소된 신호로도 잡음과 왜곡의 곱이 아직 25dB 아래임을 도시한다. 도 11은 신호 전력이 60dB 만큼 감소될 때 홀수 조화파가 신호와 같게 나타나는 것을 도시한다. 도 5 내지 도 11은 모두 양자화 잡음 스펙트럼이 0 주파수 쪽으로 떨어짐을 확인한다.This effect can be mitigated by using a deliberate carrier frequency offset such that the signal phase rotates quickly through all quantization levels even in the absence of speech modulation. For example, FIG. 8 shows an exemplary spectrum where a 20,625 Hz carrier frequency offset is used. This particular carrier frequency value is not critical and was chosen to facilitate the calculation of the spectrum by providing a 4096 repeated phase waveform with a finite number of samples at 240 K samples / sec. Thus, those skilled in the art will appreciate that any carrier frequency may be applied, but the offset should be chosen high enough so that the quantization step change of the system occurs at frequencies above the maximum audio frequency. It can be seen that the third harmonic in the 4-bit phase quantization has dropped from -40 dB to almost 50 dB of the fundamental wave. As shown in Fig. 9, when the signal deviation is reduced, the harmonic distortion is not increased but is actually reduced, and is still within the -40 dB to -50 dB region with the 20 dB reduced signal. FIG. 10 shows that even with a 40 dB reduced signal, the product of noise and distortion is still below 25 dB. FIG. 11 shows that odd harmonics appear to be equal to the signal when the signal power is reduced by 60 dB. 5 to 11 all confirm that the quantization noise spectrum falls toward zero frequency.
도 12 및 도 13은 계획적인 주파수 오프셋을 사용한 잡음 유사 테스트 신호를 도시한다. 도 12에서는 전체 테스트 신호 편차가 사용되어, 주파수 오프셋 없는 도 2의 4-비트 양자화 스펙트럼과 유사한 4-비트 위상 양자화의 양자화 잡음 스펙트럼을 제공한다. 그러나, 도 13은 신호가 40dB 줄어들 때, 본 발명에 따른 주파수 오프셋을 사용하지 않았던 도 4와 대조적으로, 잡음 스펙트럼이 이제는 약 15dB 강하됨을 도시한다. 도 14 및 도 15는 각각 전체 신호와 40dB 감소된 신호에 대한 대역내 양자화 잡음을 도시한 것으로, 잔류 잡음을 차폐하지 않도록 원하는 신호를 감산하였다. 잡음 스펙트럼은 전체 음성 활동(도 14)과 비교해 -40dB 음성 중단(도 15) 동안 10 - 15dB 만큼 더 낮아지고 0 주파수 쪽으로 떨어지는 것으로 확인된다.12 and 13 illustrate a noise like test signal using a deliberate frequency offset. In FIG. 12 the full test signal deviation is used to provide a quantization noise spectrum of 4-bit phase quantization similar to the 4-bit quantization spectrum of FIG. 2 without frequency offset. However, FIG. 13 shows that when the signal is reduced by 40 dB, the noise spectrum now drops about 15 dB, in contrast to FIG. 4, which did not use the frequency offset according to the present invention. 14 and 15 show in-band quantization noise for the entire signal and a 40 dB reduced signal, respectively, subtracting the desired signal so as not to mask residual noise. The noise spectrum is found to be 10-15 dB lower and fall towards zero frequency during -40 dB voice interruption (FIG. 15) compared to the overall voice activity (FIG. 14).
도 16 및 도 17은 각각 본 발명의 모범적인 실시예에 따라 6-비트 위상 양자화 및 계획적인 주파수 오프셋을 사용한 -40dB 음성 중단 동안의 신호 + 잡음 및 잔류 잡음 스펙트럼을 도시한다. 대역내 RMS 주파수 편차로 표시되는 잔류 잡음은 도 17에서 대략 10Hz, 즉 주파수 오프셋 없이 8-비트 양자화로 구해진 것과 유사하다(도 2 및 도 3을 참고).16 and 17 show the signal + noise and residual noise spectra during -40 dB speech interruption using 6-bit phase quantization and deliberate frequency offset, respectively, according to an exemplary embodiment of the present invention. Residual noise, expressed as an in-band RMS frequency deviation, is similar to that obtained in FIG. 17 approximately 8 Hz, ie, 8-bit quantization without frequency offset (see FIGS. 2 and 3).
A 대 D 실행도에 대해, 6-비트 위상 양자화를 사용한 본 발명에 따른 모범적인 기술은 10 유닛 RMS의 양자화 잡음으로 100000 유닛의 동적 범위(+/-50KHz 편차 또는 그 이상), 즉 전체 동적 범위에 대해 -80dB를 획득한다. 종래 A/D 컨버터는 같은 실행도를 이루기 위해 11.5 비트 정확도를 요구하거나, 같은 오버샘플링(oversampling) 계수를 사용해 같은 실행도를 이루기 위해 9-비트를 요구한다.For A to D performance, the exemplary technique according to the invention using 6-bit phase quantization is 100000 units of dynamic range (+/- 50 KHz deviation or more), i.e. full dynamic range, with quantization noise of 10 units RMS. Obtain -80dB for. Conventional A / D converters require 11.5 bits of accuracy to achieve the same performance, or 9-bits to achieve the same performance using the same oversampling coefficients.
본 발명에 따라 위상 샘플을 주파수 샘플로 변환하는 다른 방법은 상기에서 참고로 포함되었던 미국 특허 No. 5,084,669에서 설명된 바와 같이, 디지탈 위상 동기 루프(digital phase-locked loop)를 사용하는 것이다. 도 18은 본 발명에 적용되는 모범적인 형태의 디지탈 PLL을 도시한다. 여기서, 디지탈화된 위상 샘플 PHI1, PHI2, PHI3, ..., PHIi...의 스트림은 위상 비교기(100)로 입력된다. 이 비교기는 실제 위상과 추정 위상간의 에러 Ei를 구하도록 실제 위상 PHII으로부터 기대 위상 THETAi를 감산한다. 위상 추정치 THETAi는 기울기로 주파수를 사용한 선형 외삽법(linear extrapolation)에 의해 구위상으로부터 신위상을 예측하기 위해, 지연 레지스터(101)를 통해 지연된 앞선 업데이트 지연값을 지연 레지스터(105)를 통해 지연된 앞선 주파수 추정치와 조합함으로서 계산된다. 이어서, 주파수 및 위상은 모두 위성 에러의 일부 BETA를 앞선 주파수 추정치에 부가하고 위상 에러의 일부 ALPHA를 앞선 위상 추정치에 부가함으로서 업데이트된다.Another method for converting phase samples into frequency samples in accordance with the present invention is described in US Pat. As described in 5,084,669, it is to use a digital phase-locked loop. 18 illustrates an exemplary form of digital PLL applied to the present invention. Here, the streams of the digitized phase samples PHI1, PHI2, PHI3, ..., PHIi ... are input to the phase comparator 100. This comparator subtracts the expected phase THETAi from the actual phase PHII to find the error Ei between the actual phase and the estimated phase. The phase estimate THETAi uses the delay register 105 to delay the previous update delay value delayed through the delay register 101 to predict the new phase from the spherical phase by linear extrapolation using frequency as the slope. Calculated by combining with the frequency estimate. The frequency and phase are then both updated by adding some BETA of the satellite error to the previous frequency estimate and adding some ALPHA of the phase error to the previous phase estimate.
ALPHA 및 BETA는 그렇게 구성된 제2차 디지탈 위상 동기 루프의 특성을 결정한다. 예를 들면, 계수 GAMMA를 사용하여 업데이트되는 주파수 변화 비율의 추정치를 사용해 더 높은 차수의 루프를 구성하는 것도 또한 가능하다.ALPHA and BETA determine the characteristics of the secondary digital phase locked loop thus configured. For example, it is also possible to construct higher order loops using estimates of the rate of change of frequency that are updated using the coefficient GAMMA.
도 19는 계수 ALPHA = 0.5, BETA = 1/32를 갖는 모범적인 디지탈 PLL로 형성된 주파수 추정치의 잔류 잡음 스펙트럼을 도시한다. ALPHA 및 BETA는 예를 들어, 간단한 쉬프트로 곱셈이 이루어질 수 있도록 둘의 역멱수(inverse power)가 되게 선택될 수 있다. 도 19의 잡음 스펙트럼을 도 17과 비교함으로서, 0 내지 3.4KHz의 오디오 범위에서 루프가 구성요소를 감쇄시키지 않을 때 그 범위 내에서는 거의 차이가 없음을 볼 수 있다. 그러나, +/-15KHz에서 양자화 잡음 밀도가 감소되는 것은 이들 주파수에서 루프가 일부 감쇄될 때 분명하다.19 shows the residual noise spectrum of a frequency estimate formed of an exemplary digital PLL with coefficients ALPHA = 0.5, BETA = 1/32. ALPHA and BETA can be chosen to be the inverse power of the two so that multiplication can be done with a simple shift, for example. By comparing the noise spectrum of FIG. 19 with FIG. 17, it can be seen that there is little difference in the range when the loop does not attenuate the component in the audio range of 0 to 3.4KHz. However, the decrease in quantization noise density at +/- 15 KHz is evident when the loop is partially attenuated at these frequencies.
계획적인 주파수 오프셋의 사용이 디지탈 PLL FM 복조기에서도 가치 있음을 설명하기 위해, 도 20은 주파수 오프셋이 제거된 PLL FM 복조기로부터의 잔류 양자화 잡음을 도시한다. 0 - 3.4KHz내의 양자화 잡음이 10dB 이상으로 더 크므로, 주파수 오프셋의 이점은 사용되는 FM 복조기의 종류에 무관함을 확인할 수 있다.To illustrate that the use of a deliberate frequency offset is valuable even in a digital PLL FM demodulator, FIG. 20 shows residual quantization noise from a PLL FM demodulator with the frequency offset removed. Since the quantization noise within 0-3.4KHz is greater than 10dB, it can be seen that the benefit of frequency offset is independent of the type of FM demodulator used.
도 21, 도 22, 및 도 23은 계수 ALPHA 및 BETA가 선택될 수 있는 방법을 도시하도록 제공된다. 도 21 내지 도 23은 1, 0.5, 및 0.25의 ALPHA값과 1 내지 1/64의 BETA값에 대한 변조 주파수의 함수로서 주파수 입력으로부터 주파수 출력까지의 루프 감쇄를 제공한다. 루프 감쇄 특징은 실질적으로 0에서 3.4KHz까지 평평해야 하고, 곧 다가올 불안정성의 신호인 과도한 피크가 어떠한 주파수에서도 나타나지 말아야 한다. 이러한 루프의 또 다른 기능은 주파수의 최대 변화 비율을 트래킹(tracking)하는 것이다. 이는 음성 변조가 클 때 일어난다. 시뮬레이션(simulation)에서, ALPHA = 1/2, BETA=1/32를 갖는 루프는 RMS 편차가 16.67KHz일 때 음성 변조를 트래킹하지만, 33.33KHz RMS의 편차 트래킹은 실패하는 것으로 나타났다. 도 22로부터, 주파수 응답은 BETA = 1/32일 때 3.4KHz에서 대략 3dB 아래임을 볼 수 있다. ALPHA = 0.5일 때 BETA의 값을 1/16으로 상승하면, 3.4KHz에서 거의 평평한 루프가 제공되고, 그 루프는 이들 매개변수로 33.33KHz RMS을 트래킹하는 것으로 확인되었다. 도 21로부터, 값 ALPHA = 0.25, BETA = 1/16이 또한 제안되고, 그 루프도 또한 이들 매개변수로 33.333KHz 편차를 트래킹한다. 6-비트 위상 양자화 및 20625Hz 주파수 오프셋과의 오디오 SNR이 계산되어 다음의 도표를 산출한다:21, 22, and 23 are provided to illustrate how the coefficients ALPHA and BETA can be selected. 21-23 provide loop attenuation from frequency input to frequency output as a function of modulation frequency for ALPHA values of 1, 0.5, and 0.25 and BETA values of 1 to 1/64. The loop attenuation feature should be practically flat from 0 to 3.4KHz, and excessive peaks, signals of upcoming instability, should not appear at any frequency. Another function of this loop is to track the maximum rate of change of frequency. This happens when voice modulation is large. In simulation, loops with ALPHA = 1/2, BETA = 1/32 track voice modulation when the RMS deviation is 16.67 KHz, but tracking deviation of 33.33 KHz RMS fails. 22, it can be seen that the frequency response is approximately 3 dB below 3.4 KHz when BETA = 1/32. Increasing the value of BETA to 1/16 when ALPHA = 0.5 provided a nearly flat loop at 3.4 KHz, which was found to track 33.33 KHz RMS with these parameters. From Figure 21, the values ALPHA = 0.25, BETA = 1/16 are also proposed, and the loop also tracks the 33.333 KHz deviation with these parameters. Audio SNR with 6-bit phase quantization and 20625 Hz frequency offset is calculated to yield the following diagram:
상기의 결과는 주파수 변조를 사용한 본 발명에 따른 음성 디지탈화 시스템이 압신 방법의 바람직한 특징 중 일부를 포함하여, 그에 의해 작은 신호에 대한 양자화 잡음이 큰 신호에 대한 양자화 잡음 보다 작아짐을 나타낸다. 그래서, 침묵 주기 또는 음성 중단시에는 양자화 잡음이 감소되어, 주된 오디오의 질을 개선한다. 상기의 결과는 무선 전화기 응용에 대한 전형적인 동적 범위 지정에 반하여 비교될 수 있다. 이 동적 범위 지정은 도 24에서 나타내진다.The results show that the voice digitalization system according to the present invention using frequency modulation includes some of the desirable features of the companding method, whereby the quantization noise for small signals is smaller than the quantization noise for large signals. Thus, during silence periods or speech interruption, quantization noise is reduced, improving the quality of the main audio. The above results can be compared against the typical dynamic range specification for wireless telephone applications. This dynamic ranging is shown in FIG.
여기서, 레벨 'A'는 일반 음성의 RMS 레벨을 나타낸다. 동적 범위는 일반 음성 레벨 'A' 보다 15dB 높은 평균 레벨 'B'에서 발성자가 말하는 것을 수용하도록 설계된다. 또한, 가장 큰 발성자의 음성 피크는 왜곡없이 수용된다. 이는 통상적으로 가정된 가우시안(Gaussian) 진폭 확률 분포의 3-시그마(sigma) 한계가 수용되는, 또는 +10dB 파고율이 사용되는 그러한 종류의 지정에서 의도되도록 취해진다. 그 레벨에서의 결과는 도 24에서 'C'로 표시된다.Here, the level 'A' represents the RMS level of the general voice. The dynamic range is designed to accommodate what the speaker says at an average level 'B' that is 15dB higher than the normal voice level 'A'. In addition, the negative peak of the largest speaker is accepted without distortion. This is usually taken to be intended in the kind of designation where the 3-sigma limit of the hypothesized Gaussian amplitude probability distribution is acceptable, or where a +10 dB crest factor is used. The result at that level is indicated by 'C' in FIG.
모범적인 시스템은 또한 가장 조용한 발성자에 대해 최소의 신호-대-잡음비를 만족시킨다. 가장 조용한 발성자는 일반 발성자 아래로 15dB인 레벨, 즉 레벨 'D'에서 발성하는 것을 특징으로 할 수 있다. 그러나, 신호-대-잡음비는 최대 음성 레벨과 같은 피크 레벨을 갖는 사인파 테스트 톤으로, 즉 가장 조용한 발성자의 RMS 레벨 'D'가 아니고 피크 레벨 'E'에서 정의된다. 이 방법으로 정의될 때, 테스트 톤 대 잡음비(Test Tone to Noise Ratio, TTNR)는 50dB가 된다. 더욱이, 잡음은 테스트 톤 신호가 오프 상태로 교환될 때의 잔류 잡음, 즉 침묵 주기 동안의 잡음으로 정의된다. 원하는 사인파 테스트 톤 에너지의 RMS값이 그의 피크값보다 3dB 작음을 고려할 때, 이는 잡음층이 레벨 'E' 아래로 53dB에 있음을 의미한다. 잡음층 레벨 'F'를 가장 큰 음성 피크 레벨 'C'과 비교하면, 전형적인 무선 통신 응용에 요구되는 총 동적 범위는 83dB인 것으로 제안된다.An exemplary system also satisfies the minimum signal-to-noise ratio for the quietest speakers. The quietest speaker may be characterized by uttering at a level 'D', 15 dB below the normal speaker. However, the signal-to-noise ratio is a sinusoidal test tone with a peak level equal to the maximum speech level, that is, defined at the peak level 'E', not the RMS level 'D' of the quietest speaker. When defined in this way, the Test Tone to Noise Ratio (TTNR) is 50dB. Moreover, noise is defined as the residual noise when the test tone signal is switched off, that is, the noise during the silent period. Given that the RMS value of the desired sine wave test tone energy is 3 dB below its peak value, this means that the noise floor is at 53 dB below level 'E'. Comparing the noise floor level 'F' with the largest voice peak level 'C', the total dynamic range required for a typical wireless communication application is proposed to be 83dB.
샘플 사이에서 Pi의 위상 변화를 넘지 않고 240KHz 위상 샘플링 비율을 사용해 처리될 수 있는 최대 편차를 레벨 C(즉, 120KHz)에 속한다고 생각함으로써, 잡음층은 8.4Hz RMS에서 이 아래로 83dB이어야 한다. 상기의 모범적인 신호-대-잡음 시뮬레이션은 6-비트 위상 양자화로 9Hz의 잡음층을 도시하고, 이는 만족된다고 생각되기에 충분히 근접한 값이다. 그럼에도 불구하고, 일부 실행 마진을 제공하도록 양자화 잡음층을 더 줄이는 방법을 찾는 것이 유익하다. 잡음층을 줄이기 위한 모범적인 기술은 다음 중 일부 또는 모두를 포함할 수 있다: 프리 앰퍼시스(preemphasis)의 사용, 위상 동기화에서 사용되는 비트수의 증가, 주파수 편차의 증가, 및 위상 샘플링 비율의 증가. 이들 방법 각각이 차례로 고려된다.The noise floor should be 83dB below this at 8.4Hz RMS, considering that the maximum deviation that can be handled using the 240KHz phase sampling rate without exceeding the phase shift of Pi between samples is within level C (ie 120KHz). The exemplary signal-to-noise simulation above shows a noise layer of 9 Hz with 6-bit phase quantization, which is close enough to be considered satisfactory. Nevertheless, it is beneficial to find a way to further reduce the quantization noise layer to provide some execution margin. Exemplary techniques for reducing the noise floor may include some or all of the following: the use of preemphasis, an increase in the number of bits used in phase synchronization, an increase in frequency deviation, and an increase in phase sampling rate. . Each of these methods is considered in turn.
프리 앰퍼시스는 음질을 개선하기 위한 종래 FM 라디오 시스템에서 이미 공지된 기술이다. 대부분의 양자화 잡음 에너지가 오디오 주파수 대역의 상단 끝부분에서 발생된다는 사실을 참고로, 더 높은 오디오 주파수에 의해 주어지는 주파수 편차는 변조기에서 증가되고 복조기의 출력은 그에 대응하여 그 주파수에서 감소되어, 그에 의해 우세한 잡음 성분을 감쇄시킨다.Pre-emphasis is a technique already known in conventional FM radio systems for improving sound quality. Note that most of the quantization noise energy is generated at the top end of the audio frequency band, the frequency deviation given by the higher audio frequency is increased in the modulator and the output of the demodulator is correspondingly reduced at that frequency, thereby Attenuates dominant noise components
마이크로폰(microphone)은 일반적으로 음압파 입력에서 전기 신호 출력으로 평평한 주파수 응답을 제공하도록 설계된다. 그러므로, 프리 앰퍼시스를 사용하기 위해서는 마이크로폰의 출력과 주파수 변조기로의 응답 사이에 주파수 응답 정형이 제시될 것이 요구된다. 이 주파수 응답 정형은 고주파수 구성요소의 증폭을 만들게 되므로, 활성 회로를 요구할 수 있다. 그러나, 본 발명의 한가지 목적은 집적 회로 칩 상에서 모든 활성 회로의 집적을 용이하게 하는 것이다. 그러므로, 한 해결법으로, 음향적 프리 앰퍼시스를 실행하도록 진동판 및 서라운드 캐비티(surrounding cavity)와 같은 마이크로폰의 음향(즉, 기계적인) 구성요소를 설계할 수 있다. 다른 방법으로, 프리 앰퍼시스 회로가 바람직하게 마이크로폰에 외부적으로 연결되어 칩상에 집적될 수 있다. 마이크로폰 신호는 이와 같이 잡음 픽업에 민감한 지점인 증폭 이전에 낮은 레벨로 칩에 들어가게 된다. 그러므로, 이 형태의 프리 앰퍼시스는 종래 기술에 숙련된 자가 설계 교환이 이를 수용가능한 해결법으로 만들 때를 인식하더라도 우선적인 방법은 아니다.Microphones are generally designed to provide a flat frequency response from the sound pressure wave input to the electrical signal output. Therefore, in order to use the pre-emphasis, a frequency response shaping is required between the output of the microphone and the response to the frequency modulator. This frequency response shaping will result in amplification of the high frequency components, which may require active circuitry. However, one object of the present invention is to facilitate the integration of all active circuits on integrated circuit chips. Thus, as a solution, one can design the acoustic (ie mechanical) components of the microphone, such as the diaphragm and the surrounding cavity, to implement acoustic pre-emphasis. Alternatively, the pre-emphasis circuit can be integrated into the chip, preferably externally connected to the microphone. The microphone signal enters the chip at a low level before amplification, a point sensitive to noise pickup. Therefore, this type of pre-emphasis is not a preferred method even if one of the prior art knows when a design exchange makes it an acceptable solution.
우선적인 형태의 프리 앰퍼시스는 더 높은 주파수에서 같은 사운드 음압 진동 레벨에 대해 더 큰 전기 입력을 제공하는, 자연스럽게 상승되는 주파수 응답을 갖춘 마이크로폰을 사용하는 것이다. 그러나, 이와 같이 특별하게 맞추어진 마이크로폰은 일반적으로 이용가능하지 않으므로, 이용가능한 마이크로폰과 연관되어 개선된 음질을 얻는(예를 들면, 위상 정밀도의 비트를 하나 더 사용하는) 다른 방법이 사용될 수 있다.The preferred form of pre-emphasis is to use a microphone with a naturally rising frequency response that provides greater electrical input for the same sound sound pressure vibration level at higher frequencies. However, such specially tailored microphones are generally not available, so other methods of obtaining improved sound quality (eg, using one more bit of phase precision) in conjunction with the available microphones can be used.
음질을 개선하기 위한 한가지 방법은 양자화 위상을 나타내는데 사용되는 비트의 수를 증가시키는 것이다. 위상 양자화 정확도의 여분 비트는 각각 오디오의 질을 6dB 개선시킨다. 위상 양자화 정확도를 증가시키는 것은 FM 반송 신호를 더 섬세한 시간 정확도로 타이밍 전이시키는 것과 동등하다. 이는 위상 디지타이저에 대한 기준으로 더 높은 클럭 주파수를 사용함으로써, 또는 클럭 싸이클 일부로의 타이밍 전이에 의해 이루어질 수 있다. 예를 들면, 톱니형 클럭 파형이 반복적으로 0에 재설정되어 선형적인 상향 경사로 발생될 수 있다. 경사는 진폭을 결정하도록 FM 반송 신호의 전이 발생시 샘플링될 수 있고, 그에 의해 클럭 싸이클 일부로의 전이 시간을 양자화한다. 관련된 다른 방법은 전이 발생시 샘플링되는 사인(sine) 및 코사인(cosine) 클럭 파형의 발생을 포함할 수 있고, 이때 분수 위상값은 사인/코사인 샘플비의 아크탄젠트(arctangent)로 주어진다. 이들 방법은 특히 디지탈 집적 회로상으로의 집적에 바람직하지 않은 아날로그 회로 개념을 포함한다. 집적에 보다 적합한 방법은 위상 샘플링 순간 사이에 일어나는 하나 이상의 전이에 걸쳐 평균 위상을 계산하는 것이다. 예를 들어, 위상이 240K samples/s로 샘플링되고 FM 반송자 주파수가 명목상 1MHz이면, 각 240KHz 주기 내에는 적어도 3개의 양의 값으로 되는 반송자 전이와 적어도 3개의 음의 값으로 되는 반송자 전이가 있다. 음의 전이로 주어진 위상 샘플이 반 싸이클간의 180도 위상차에 대해 정정되면, 음의 전이와 양의 전이는 모두 사용될 수 있다. -179와 +179도의 정확한 평균은 180도이지 0이 아니므로, 각도 측정치의 평균값을 구할 때 주의하여야 한다. 각도의 평균을 구하기 위한 이론적으로 최상의 방법은 그들의 사인값과 코사인값을 따로 평균화하고 그 결과의 ARCTAN값을 계산하는 것이다. 이 기술은 순환 평균화(circular averaging)로 공지된다.One way to improve sound quality is to increase the number of bits used to represent the quantization phase. The extra bits of phase quantization accuracy each improve the audio quality by 6dB. Increasing the phase quantization accuracy is equivalent to timing shifting the FM carrier signal with finer time accuracy. This can be done by using a higher clock frequency as a reference for the phase digitizer, or by timing transitions to part of the clock cycle. For example, the sawtooth clock waveform may be repeatedly reset to zero, resulting in a linear upward slope. The slope can be sampled when a transition of the FM carrier signal occurs to determine the amplitude, thereby quantizing the transition time to a portion of the clock cycle. Another related method may include the generation of sine and cosine clock waveforms that are sampled when a transition occurs, where the fractional phase value is given as an arctangent of the sine / cosine sample ratio. These methods include the analog circuit concept, which is particularly undesirable for integration onto digital integrated circuits. A more suitable method for integration is to calculate the average phase over one or more transitions that occur between phase sampling instants. For example, if the phase is sampled at 240K samples / s and the FM carrier frequency is nominally 1 MHz, then the carrier transition is at least three positive values and the carrier transition is at least three negative values within each 240 KHz period. There is. If a phase sample given a negative transition is corrected for a 180 degree phase difference between half cycles, both negative and positive transitions can be used. The exact average of -179 and +179 degrees is 180 degrees, not zero, so care must be taken when calculating the average value of the angle measurement. Theoretically the best way to average the angles is to average their sine and cosine values separately and calculate the resulting ARCTAN values. This technique is known as circular averaging.
상술된 디지탈 위상 동기 루프(PLL)는 많은 수의 신호 전이로부터 위상 측정을 평균화하기 위한 더 간단한 실용 방법을 제공한다. 더욱이, 도 18의 디지탈 PLL에 선행하는 위상 디지타이저(도시되지 않은)는 제거되어 위상 디지탈화가 PLL 자체에 의해 실행된다. 이러한 감소는 오디오 신호의 발명적인 디지탈화를 위한 현재 PLL의 응용이 무선 잡음이 없는 경우의 디지탈 FM 복조를 포함하기 때문에 가능하다.The digital phase locked loop (PLL) described above provides a simpler practical method for averaging phase measurements from a large number of signal transitions. Moreover, the phase digitizer (not shown) preceding the digital PLL of FIG. 18 is removed so that phase digitization is performed by the PLL itself. This reduction is possible because the application of current PLLs for inventive digitalization of audio signals involves digital FM demodulation in the absence of radio noise.
도 25에는 모범적인 PLL 시스템이 도시된다. FM 입력 신호는 전이 검출기(110)로 인가된다. 입력 신호가 플립-플롭(flip-flop)(111)에 저장되었던 이전의 논리 '0' 레벨에서 논리 '1' 레벨로 전이될 때, 플립-플롭(111)의 Q 출력은 '1'이 되고, 2개 입력의 NAND 게이트(112)의 입력이 실행되어, 플립-플롭(113)의 D 입력에 논리 '0'이 인가된다. 이 입력은 기준 클럭 펄스의 발생시 플립-플롭(113)에 등록되고, 결과적으로 (113)의 Q 출력에는 상승 엣지가 주어지고 Q 출력에는 하강 엣지가 주어진다. Q 출력에서의 이진수 논리 '1'은 제어 입력이 논리 '1'인 한 위상 축적기(phase accumulator)(120)의 내용이 게이트(127)의 출력에 나타나도록 게이트(127)를 동작시킨다. 이 값은 곱셈기(125)에서 ALPHA와 곱하여지고, 감산기(122)에서는 축적기(120)로부터 수신된 위상값 PHI로부터 감산된다. FM 신호 입력의 전이가 전해진 이후에 플립-플롭(113)의 Q 출력은 논리 '0'으로 복귀되어 게이트(127)가 0값의 출력을 재개하게 하기 때문에, 이는 단일 기준 클럭 싸이클 동안 일어난다. 그래서, ALPHA.E값은 위상 축적기(120)에 단 한 번 더해지는 반면, 주파수값 ω는 매 기준 클럭 펄스마다 더해진다. 게이트(127)가 위상 축적기값을 전하는 동안, 이는 또한 곱셈기(126)에서 BETA와 곱하여지고, 감산기(124)에서는 ω의 이전값으로부터 감산된다. 이때, 새로운 값은 게이트(127)가 0 출력 상태로 복귀되는 것과 일치하여, 플립-플롭(113)의 Q 출력의 상승 엣지에 적분기 레지스터(12)에 등록된다. ω의 이전값에서 BETA.E를 감산한 것은 불변된다. ω의 수정된 값은 위상 축적기(120)가 증가되는 비율에 영구히 영향을 준다. 즉, 이는 위상 편차에 영향을 주는 반면, ALPHA.E 값은 위상에 단 한 번 영향을 주어, 위상값에 영구히 영향을 주지만 편차에는 영향을 주지 않는다. 이 방법에서, 계수 ALPHA 및 BETA는 상기와 같이 원하는 특징을 갖춘 2차 디지탈 위상 동기 루프를 형성하도록 선택된다. ALPHA 및 BETA는 바람직하게 곱셈이 쉬프트로 줄어들도록 둘의 역멱수가 되도록 선택된다. ALPHA 및 BETA의 값은 위상 편차값 ω이 각 반복 회수 사이에 여러 번 위상 축적기(120)로 더해지기 때문에 BETA의 값이 축소되는 것을 제외하면, 디지탈 PLL 설계에서 앞서 논의된 것과 유사하다. 합산의 회수는 FM 입력 신호의 명목상 주기에서 기준 클럭 펄스 주기의 수와 똑같다. 예를 들어, FM 입력 신호 주파수는 620KHz이고 기준 클럭은 19.2MHz라 가정한다. 평균적으로, ω 값은 대략적으로 FM 입력의 싸이클 당 위상 축적기에 19200/620 = 31회 더해진다. 그래서, BETA의 값은 이 모범적인 PLL에 대해 도 21 내지 도 23에서 나타내진 값의 약 1/32배가 되어야 한다. 더욱이, 루프 주파수 응답 특성은 증가된 업데이트 주파수에 비례하여 더 넓은 대역폭을 나타내어, 이제는 예를 들어, 240KHz 대신에 620KHz인 FM 입력 주파수와 똑같다. 따라서, 더 낮은 ALPHA 및 BETA 값이 유사한 루프 주파수 응답을 유지하는데 사용되어야 한다. 주파수값 ω는 샘플러(sampler)(130)를 사용해 더 낮은 주파수 샘플링 클럭에 의해 샘플링되므로, 애일리어싱(aliasing) 현상을 방지하기 위해서는 루프 주파수 특성이 최종 샘플링 비율의 반 이상의 주파수를 감쇄시키는 것이 바람직하다. 도 21은 다음과 같이 ALPHA 및 BETA의 적절한 값을 찾는데 사용될 수 있다.25 shows an exemplary PLL system. The FM input signal is applied to the transition detector 110. When the input signal transitions from the previous logic '0' level that was stored in flip-flop 111 to the logic '1' level, the Q output of flip-flop 111 becomes '1'. The input of the NAND gate 112 of two inputs is performed, and a logic '0' is applied to the D input of the flip-flop 113. This input is registered to flip-flop 113 upon generation of a reference clock pulse, resulting in a rising edge at the Q output of 113 and a falling edge at the Q output. Binary logic '1' at the Q output operates gate 127 such that the contents of phase accumulator 120 appear at the output of gate 127 as long as the control input is logic '1'. This value is multiplied by ALPHA in multiplier 125 and subtracted from the phase value PHI received from accumulator 120 in subtractor 122. This occurs during a single reference clock cycle since the Q output of the flip-flop 113 returns to logic '0' after the transition of the FM signal input has passed to cause the gate 127 to resume the output of zero value. Thus, the ALPHA.E value is added only once to the phase accumulator 120, while the frequency value ω is added every reference clock pulse. While gate 127 conveys the phase accumulator value, it is also multiplied by BETA in multiplier 126 and subtracted from the previous value of ω in subtractor 124. At this time, the new value is registered in the integrator register 12 at the rising edge of the Q output of the flip-flop 113, coinciding with the return of the gate 127 to the zero output state. Subtracting BETA.E from the previous value of ω is unchanged. The modified value of ω permanently affects the rate at which phase accumulator 120 is increased. That is, while this affects the phase deviation, the ALPHA.E value only affects the phase once, permanently affecting the phase value but not the deviation. In this method, the coefficients ALPHA and BETA are chosen to form a second order digital phase locked loop with the desired characteristics as above. ALPHA and BETA are preferably chosen to be the inverse of the two such that the multiplication is reduced by shifts. The values of ALPHA and BETA are similar to those discussed previously in the digital PLL design, except that the value of BETA is reduced because the phase deviation value ω is added to the phase accumulator 120 several times between each iteration. The number of additions is equal to the number of reference clock pulse periods in the nominal period of the FM input signal. For example, assume that the FM input signal frequency is 620 KHz and the reference clock is 19.2 MHz. On average, the ω value is approximately 19200/620 = 31 times added to the phase accumulator per cycle of the FM input. Thus, the value of BETA should be about 1/32 times the value shown in FIGS. 21-23 for this exemplary PLL. Moreover, the loop frequency response characteristic shows a wider bandwidth in proportion to the increased update frequency, which is now equal to the FM input frequency, for example 620 KHz instead of 240 KHz. Therefore, lower ALPHA and BETA values should be used to maintain similar loop frequency response. Since the frequency value ω is sampled by a lower frequency sampling clock using a sampler 130, it is preferable that the loop frequency characteristic attenuate the frequency at least half of the final sampling rate to prevent aliasing. Do. 21 can be used to find appropriate values of ALPHA and BETA as follows.
루프 업데이트 비율(예를 들면, 620KHz)은 도 21을 만드는데 사용된 것의 620/240배이다. ALPHA = 0.25, BETA = 1/32 값은 약 4KHz 전에 평평한 대역폭을 만들므로, 더 높은 업데이트 비율로는 4KHz x 620/240 = 10.33KHz에 평평하게 된다. 루프는 앞서 대략 45KHz에서 30dB의 감쇄를 나타내었다. 그래서, 30dB의 감쇄는 45KHz x 620/240에서 일어나게 되고, 이는 샘플러(130)에 대해 생각된 240KHz 샘플링 비율의 반 보다 작은 값이다. 그래서, 루프는 샘플링 이전에 추가 디지탈 필터링 없이 애일리어싱 구성요소의 충분한 감쇄를 제공하여야 한다. 도 25의 배열에 대해 제안되는 ALPHA 및 BETA의 모범적인 값은 ALPHA = 0.25, BETA = 1/1024이고, BETA가 32:1로 감소된 것은 상술된 이유로 인한 것이다.The loop update rate (eg 620 KHz) is 620/240 times that used to make FIG. 21. ALPHA = 0.25 and BETA = 1/32 create a flat bandwidth before about 4KHz, so at a higher update rate, it is flat at 4KHz x 620/240 = 10.33KHz. The loop previously exhibited 30dB of attenuation at approximately 45KHz. Thus, a 30 dB attenuation occurs at 45 KHz x 620/240, which is less than half of the 240 KHz sampling rate conceived for the sampler 130. Thus, the loop must provide sufficient attenuation of the aliasing component without further digital filtering before sampling. The exemplary values of ALPHA and BETA proposed for the arrangement of FIG. 25 are ALPHA = 0.25, BETA = 1/1024, and the BETA reduction to 32: 1 is due to the reasons mentioned above.
도 25의 플립-플롭(123)에 유지되는 ω 값은 입력 신호 반송 주파수 ω0 + 오디오 변조로 인한 순시 주파수 편차 dω를 나타낸다. 후자만이 관심 대상이므로, 평균 주파수 ω0는 샘플링 이전에 제거되어야 한다. 도 25에서는 이것이 감산기(131)에 의해 이루어진다. 감산된 평균 주파수는 추후 디지탈 신호 처리에 의해 계산되어 다시 공급될 수 있으므로, 도 25에서는 평균 주파수를 계산하기 위한 특정 회로가 도시되지 않는다.The ω value held in the flip-flop 123 of FIG. 25 represents the instantaneous frequency deviation dω due to the input signal carrier frequency ω 0 + audio modulation. Since only the latter is of interest, the average frequency ω 0 should be removed before sampling. In FIG. 25 this is done by the subtractor 131. Since the subtracted average frequency can be calculated and supplied again later by digital signal processing, a specific circuit for calculating the average frequency is not shown in FIG.
다른 모범적인 실시예에서는 위상 동기의 초기 포착에서 지연을 방지하기 위해 플립-플롭(123)의 초기 내용을 기대 평균 주파수로 설정하는 것이 바람직하다. 이는 도 26의 재배열로 평균 주파수를 감산하는 것과 동시에 이루어질 수 있다. 도 26에서, 주파수 플립-플롭(123)은 평균으로부터 주파수 편차 dω를 유지한다. 도 25의 감산기(131) 대신에, 도 26의 가산기(132)가 제공된다. 가산기(132)는 위상 축적기의 증가 비율 ω = ω0 + dω를 구하도록 평균 주파수 ω0를 더한다. 이 평균 주파수는 또 다른 처리로부터의 피드백(feedback)에 의해 설정되는 것으로 생각되고, 이와 같이 샘플러(130)의 샘플링된 출력으로부터 평균 주파수의 제거 및 초기 주파수 설정 기능을 모두 달성한다.In another exemplary embodiment, it is desirable to set the initial content of flip-flop 123 to the expected average frequency to prevent delays in the initial acquisition of phase synchronization. This can be done at the same time as subtracting the average frequency with the rearrangement of FIG. In FIG. 26, the frequency flip-flop 123 maintains the frequency deviation dω from the mean. Instead of the subtractor 131 of FIG. 25, the adder 132 of FIG. 26 is provided. The adder 132 adds the average frequency ω 0 to find the increase rate ω = ω 0 + dω of the phase accumulator. This average frequency is thought to be set by feedback from another process and thus achieves both the removal of the average frequency and the initial frequency setting function from the sampled output of the sampler 130.
도 27은 도 26에서 다양한 디지탈량의 모범적인 단어 길이(word length)를 설명한다. 위상 축적기(120)는 비트의 위상 및 주파수 유의값(significance)과 함께 21-비트의 레지스터(A)로 도시된다. 주파수 유의값은 표시된 비트가 19.2MHz 비율로 더해질 때 적용된다. 예를 들어, 최상위값 11이 반복적으로 더해지면, 위상 축적기는 시퀀스 10000..., 00000...., 10000.... 등을 실행하게 되고, 위상 시퀀스 0, Pi, 0, Pi, ...를 나타낸다. 이는 매 2개의 기준 클럭 주기마다 완전한 싸이클을 만든다. 즉, 초당 9.6 Megacycle이다. 연속되는 각 비트는 주파수 유의값을 반을 갖고 최하위 비트는 대략 9Hz의 유의값을 갖는다(9.6MHz/2**20).FIG. 27 illustrates exemplary word lengths of various digital quantities in FIG. 26. Phase accumulator 120 is shown as a 21-bit register A with phase and frequency significance of the bits. The frequency significance value is applied when the displayed bits are added at a 19.2 MHz rate. For example, if the highest value 11 is added repeatedly, the phase accumulator executes the sequences 10000 ..., 00000 ...., 10000 .... and so on, and the phase sequence 0, Pi, 0, Pi,. Indicates. This makes a complete cycle every two reference clock periods. That is 9.6 Megacycles per second. Each successive bit has half the frequency significance and the least significant bit has a significance of approximately 9 Hz (9.6 MHz / 2 ** 20).
620.625KHz의 명목상 주파수를 만드는데 요구되는 증가분 ω0은 도 27의 레지스터(B)에 도시된다. 증가분 중 4개의 최상위 비트는 최하위 비트와 같이 0이므로, ω0을 정의하는데는 16-비트로 충분하다. ω0 부근의 주파수 편차 dω는 레지스터 C로 나타내진다. 주파수 편차가 +/-150KHz내에 있으면, 이는 16-비트값으로 나타내질 수 있다. 최상위 비트(즉, 150KHz 축적기 비트)는 부호로 간주되고 이는 위상 축적기(120)에 부가되도록 확장된 부호이다. 순시 주파수 편차값 dω는 입력 신호가 양의 전이로 되는 순간에 위상 축적기의 값의 1/1024를 감산함으로서 업데이트된다. 레지스터 D는 1024로 나눈 것을 나타내는 10 이진수 자리만큼 쉬프트된 축적기값을 도시한다. 12개의 나머지 비트는 16-비트 dω 값 C에 더해지도록 레지스터(D)에서 16 비트로 확장된 부호이다. 마지막으로, 레지스터 E는 2-비트의 좌측 쉬프트인 ALPHA(예를 들면, 0.25)로 곱하여진 축적기를 도시한다.The increment ω 0 required to create a nominal frequency of 620.625 KHz is shown in register B of FIG. 27. The four most significant bits of the increment are zeros, like the least significant bit, so 16-bit is sufficient to define ω 0 . The frequency deviation dω near ω 0 is represented by register C. If the frequency deviation is within +/- 150KHz, it can be represented as a 16-bit value. The most significant bit (ie, 150 KHz accumulator bit) is considered a sign and is an extended sign to add to phase accumulator 120. The instantaneous frequency deviation value dω is updated by subtracting 1/1024 of the value of the phase accumulator at the instant the input signal becomes a positive transition. Register D shows the accumulator value shifted by 10 binary digits representing division by 1024. The remaining 12 bits are the sign extended to 16 bits in register D to add to the 16-bit dω value C. Finally, register E shows the accumulator multiplied by ALPHA (eg, 0.25), which is a 2-bit left shift.
도 26에서, 축적기 위상값은 주파수 변위가 결코 150KHz 이상이 되지 않도록 470KHz 보다 큰 비율로 입력 신호가 저레벨에서 고레벨로 전이될 때마다 테스트된다. 샘플간의 위상 변화가 절대 최대치로 결코 +/-Pi 보다 더 크지 않으면, 235KHz의 피크 주파수 편차가 사용될 수 있다. 사실상, 본 실시예에 따라, 주파수는 겨우 +/-150KHz를 일탈할 수 있지만, 주파수 편차를 약 100KHz로 제한했던 도 2 내지 도 24의 모범적인 시스템에서는 아직 증가분이 있다. 정상적인 음성 편차는 이전에 고려되었던 값과 비교해 대략 3dB 만큼 증가되므로, 동적 범위를 3dB 만큼 개선시킨다. 한편, 입력 신호 전이는 6-비트 위상 양자화를 제공하는 19.2MHz 기준 클럭의 반 싸이클로 양자화된다고 앞서 생각되었다. 전이는 도 25 및 도 26의 시스템에서 한 싸이클의 기준 클럭에 양자화되어, 6dB의 손실, 즉 동일한 위상 양자화 정확도를 5-비트로 줄인다. 그러나, 이는 3.4KHz 오디오 범위 내에서의 양자화 잡음 전력이 샘플링 비율의 세제곱으로 줄어들 때(2:1에 대해 9dB) 대략 240KHz에서 600KHz로 샘플링 비율이 증가되는 것으로 더 구성된다. 그래서, 도 25 내지 도 27의 배열은 주파수 출력 단어를 8K samples/second로 다운샘플링한 이후에 양자화 잡음이 적어도 6dB 감소된 것을 나타내도록 기대된다.In FIG. 26, the accumulator phase value is tested every time the input signal transitions from low level to high level at a rate greater than 470 KHz so that the frequency displacement never becomes more than 150 KHz. If the phase change between samples is absolute maximum and never greater than +/- Pi, a peak frequency deviation of 235 KHz can be used. Indeed, according to this embodiment, the frequency can only deviate from +/- 150 KHz, but there is still an increase in the exemplary system of FIGS. 2 to 24 where the frequency deviation was limited to about 100 KHz. Normal speech deviation is increased by approximately 3dB compared to previously considered values, improving the dynamic range by 3dB. On the other hand, it was previously thought that the input signal transition is quantized with half a cycle of a 19.2 MHz reference clock providing 6-bit phase quantization. The transition is quantized in one cycle of the reference clock in the systems of Figures 25 and 26, reducing the loss of 6dB, i.e., the same phase quantization accuracy to 5-bit. However, this further consists in increasing the sampling rate from approximately 240KHz to 600KHz when the quantization noise power within the 3.4KHz audio range is reduced by the cube of the sampling rate (9dB for 2: 1). Thus, the arrangement of FIGS. 25-27 is expected to indicate that the quantization noise is reduced by at least 6 dB after downsampling the frequency output word to 8K samples / second.
음향 음압파를 주파수 또는 위상 변조된 전기 신호로 변환하는 방법은 발진기의 공명 회로 일부를 형성하는 캐패시터 마이크로폰, 발진기 회로의 일부를 형성하는 가변 인덕턴스 마이크로폰, 발진기 회로의 일부를 형성하는 하나 이상의 가변 캐패시턴스 다이오드에 연결된 에어 일렉트릿(air electret)이나 압전 크리스탈(piezoelectric crystal) 마이크로폰, 또는 전압이나 전류 제어되는 발진기를 제어하는 전압이나 전류 신호를 생성하는 마이크로폰의 사용을 포함할 수 있다. 도 28a는 종래의 마이크로폰 배열을 도시한다. 종래의 배열은 압전 트랜스듀서(piezoelectric transducer)(208)를 포함하는 마이크로폰(210), 높은 값의 저항기(207), 및 FET 전치 증폭기(206)를 포함한다. FET 전치 증폭기는 일반적으로 FET에 바이어스를 인가하고 또한 오디오 출력을 구하는데 모두 사용되는 개방 콜렉터 출력을 가지므로, 마이크로폰은 그에 의해 2개 단자의 구성요소를 유지한다. 바이어스는 FET를 통한 전류 흐름이 오디오 신호를 전개하는 저항기(205)를 통해 저잡음 바이어스 전압원(201)으로부터 인가된다. 출력상의 DC 전압 레벨은 임의의 값으로, 마이크로폰 증폭기(202)에서 더 증폭되기 이전에 블로킹 캐패시터(blocking capacitor)(204)에 의해 제거된다. 이 종래 배열에서 불편한 점은 예외적으로 저잡음 바이어스 공급원(201)이 필요하다는 것이다. 전형적으로, 도 24의 레벨(A)에 대응하는 마이크로폰으로부터의 정상적인 RMS 음성 신호는 5mV RMS이다. 잡음층은 이 레벨 아래로 58dB, 즉 6μV가 되도록 요구된다. 그러나, 도 28a의 종래 회로는 바이어스 공급원으로부터의 잡음 뿐만 아니라 저항기(205)로부터 캐패시터(204) 및 저항기(203)를 통해 마이크로폰 증폭기(202)로의 신호에 대한 잡음 픽업에 대해서도 매우 민감하다.Methods for converting acoustic sound pressure waves into frequency or phase modulated electrical signals include capacitor microphones forming part of the resonator circuit of the oscillator, variable inductance microphones forming part of the oscillator circuit, and one or more variable capacitance diodes forming part of the oscillator circuit. Air electret or piezoelectric crystal microphones, or microphones that generate voltage or current signals to control voltage or current controlled oscillators. 28A shows a conventional microphone arrangement. Conventional arrangements include a microphone 210 including a piezoelectric transducer 208, a high value resistor 207, and a FET preamplifier 206. Since the FET preamplifier generally has an open collector output that is both used to bias the FET and also to obtain the audio output, the microphone thereby retains the components of the two terminals. The bias is applied from the low noise bias voltage source 201 through a resistor 205 through which current flow through the FET develops the audio signal. The DC voltage level on the output is an arbitrary value and is removed by the blocking capacitor 204 before further amplification in the microphone amplifier 202. An inconvenience in this conventional arrangement is that an exceptionally low noise bias source 201 is required. Typically, the normal RMS speech signal from the microphone corresponding to level A of FIG. 24 is 5 mV RMS. The noise floor is required to be 58dB below this level, or 6μV. However, the conventional circuit of FIG. 28A is very sensitive to noise pick-up for the signal from the resistor 205 to the microphone amplifier 202 through the capacitor 204 and the resistor 203 as well as the noise from the bias source.
본 발명에 따라 이들 불편한 점을 해결한 모범적인 마이크로폰 배열은 도 28b에 도시된다. 여기서, 마이크로폰(220)은 전과 같이 압전 소자(208)와 저항기(207)를 포함하지만, FET 전치 증폭기(206)는 없다. 그러므로, 바이어스 공급 전류가 필요없다. 그 대신에, 압전 소자(일렉트릿)(208) 출력 전압은 인덕터(213)와 함께 발진기(230)를 위한 공명 회로를 형성하는 버랙터 다이오드(varactor diode)(211) 및 (212)의 캐패시턴스를 변화시킨다. 발진기는 바람직하게 전방향 전도로 구동되는 버랙터 다이오드(211) 및 (212)에 충분한 AC 전압 스윙을 인가하지 않는 비교적 낮은 레벨의 발진기이다. 저잡음 바이어스 전압을 발생할 필요성을 방지하고 또한 발진기의 주파수-변조 민감도를 최대화하기 위해서는 0 역바이어스 전압으로 버랙터 다이오드(211) 및 (212)를 동작시키는 것이 바람직하다. 인덕터(213)상의 중앙탭으로부터의 접지선(도 28b에서 점선으로 도시되는)은 버랙터(211) 및 (212)와 인덕터(213) 사이의 선에 저주파수(오디오) 잡음 픽업이 일어나지 않는 것을 보장하도록 제안된다. 그럼에도 불구하고, 발진기(230)에 의해 생기는 저레벨 발진은 300 - 400mV에 이를 때까지 버랙터 다이오드가 전방향 전도로 구동되지 않을 때 100mV 이상이 될 수 있다. 그래서, 발진기 신호는 도 28a의 종래 마이크로폰 회로 배열의 마이크로폰 신호 보다 20배 더 높고, 더욱이 간섭 픽업에 비교적 영향을 받지 않는 고주파수 FM 신호이다. 이 방법으로, 본 발명의 시스템은 바이어스 공급원(201)과 마이크로폰 증폭기(202)를 제거하여 회로를 간단하게 할뿐만 아니라, 잡음 픽업에 대한 민감도를 상당히 줄인다.An exemplary microphone arrangement that addresses these inconveniences in accordance with the present invention is shown in FIG. 28B. Here, the microphone 220 includes a piezoelectric element 208 and a resistor 207 as before, but without the FET preamplifier 206. Therefore, no bias supply current is needed. Instead, the piezoelectric element (electret) 208 output voltage is coupled to the capacitance of varactor diodes 211 and 212, which together with the inductor 213 form a resonant circuit for the oscillator 230. Change. The oscillator is preferably a relatively low level oscillator that does not apply sufficient AC voltage swing to the varactor diodes 211 and 212 driven by omnidirectional conduction. It is desirable to operate varactor diodes 211 and 212 at zero reverse bias voltage to avoid the need to generate a low noise bias voltage and to maximize the frequency-modulation sensitivity of the oscillator. A ground line from the center tap on inductor 213 (shown in dashed lines in FIG. 28B) to ensure that low frequency (audio) noise pickup does not occur on lines between varactors 211 and 212 and inductor 213. Is suggested. Nevertheless, the low level oscillation produced by oscillator 230 may be over 100 mV when the varactor diode is not driven in forward conduction until 300-400 mV is reached. Thus, the oscillator signal is a high frequency FM signal that is 20 times higher than the microphone signal of the conventional microphone circuit arrangement of FIG. 28A and furthermore is relatively insensitive to interference pickup. In this way, the system of the present invention not only simplifies the circuit by removing the bias source 201 and the microphone amplifier 202, but also significantly reduces the sensitivity to noise pickup.
다른 방법으로, 도 29에 도시된 전류 제어되는 발진기를 사용한 회로가 사용될 수 있다. 공지된 형태의 전류 제어되는 발진기는 에미터-연결 멀티바이브레이터(emitter-coupled multivibrator)나 동일한 FET인 소스-연결 멀티바이브레이터(source-coupled multivibrator)로, 이는 도 29에 도시된다. 마이크로폰(210)은 일렉트릿 소자(208)와, 일렉트릿 오디오 전압을 크기 I인 한쌍의 오디오 전류원으로 변환하는 2개의 동일한 FET 트랜스콘덕턴스 증폭기(transconductance amplifier)(206a) 및 (206b)를 포함한다. 이들 전류는 드레인 대 게이트로 교차 연결되고 타이밍 캐패시터 C(240)에 의해 소스 연결되는 N형 FET(241) 및 (242)의 종지 전류(tail current)를 형성한다. 회로는 대략 나타내지는 소스 파형과 전류(I)에 비례하는 주파수로 발진됨을 볼 수 있다. FET(206a) 및 (206b)가 양호한 전류원이라 가정하면, 오디오 전류(I) 및 주파수 변조는 공급 전압 Vcc에 강하게 의존하지 않으므로, 공급 전압 잡음에 대한 면역의 측정이 구해진다.Alternatively, a circuit using the current controlled oscillator shown in FIG. 29 can be used. A known type of current controlled oscillator is an emitter-coupled multivibrator or a source-coupled multivibrator, which is the same FET, which is shown in FIG. The microphone 210 includes an electret element 208 and two identical FET transconductance amplifiers 206a and 206b that convert the electret audio voltage into a pair of audio current sources of magnitude I. . These currents form the tail current of N-type FETs 241 and 242 that are cross-connected drain-to-gate and source-connected by timing capacitor C 240. It can be seen that the circuit oscillates at a frequency proportional to the source waveform and the current I, which is approximately represented. Assuming that FETs 206a and 206b are good current sources, audio current I and frequency modulation do not strongly depend on supply voltage Vcc, so a measure of immunity to supply voltage noise is obtained.
상술된 방법으로 충분히 높은 주파수 편차를 구하기 위해서는 원하는 620KHz 범위로 하향 혼합된 고주파수의 주파수 변조 발진기를 사용하는 것이 바람직하다. 그렇지 않은 경우, 예를 들어 620KHz 발진기에서 +/-150KHz의 피크 편차를 만드는 것은 이것이 높은 퍼센트의 변화이기 때문에 어려울 수 있다. 한편, 19.2MHz 기준 발진기에 반하여 600KHz 범위로 하향 혼합된 18.6MHz 발진기에서 +/-150KHz 피크 편차를 만드는 것은 보다 간단하다. 적절한 혼합 배열은 도 30에 도시된 바와 같이 디지탈 논리 구성요소를 사용해 형성될 수 있다.In order to obtain a sufficiently high frequency deviation by the above-described method, it is preferable to use a high frequency frequency modulated oscillator mixed downward in the desired 620 KHz range. Otherwise, for example, creating a peak deviation of +/- 150KHz in a 620KHz oscillator can be difficult because this is a high percentage change. On the other hand, it is simpler to create a +/- 150KHz peak deviation in an 18.6MHz oscillator downmixed to 600KHz versus a 19.2MHz reference oscillator. Suitable mixing arrangements can be formed using digital logic components as shown in FIG.
여기서, 명목상 18.6MHz에서의 FM 입력 신호는 엣지에서 트리거(trigger)되는 플립-플롭(400) 및 (401)의 D 입력에 인가된다. 플립-플롭(400)은 19.2MHz 기준 클럭에 의해 클럭이 조정되고, 플립-플롭(401)은 반전된 클럭에 의해 클럭이 조정된다. 플립-플롭은 상대적으로 반전된 100KHz 차동 주파수로 사각파형 출력을 제공한다. 상대적인 반전은 플립-플롭(400)의 Q 출력과 플립-플롭(401)의 Q 출력을 사용해 정류된다. 더욱이, 플립-플롭(400)의 600KHz 출력은 19.2MHz 클럭 상승 엣지에 동기화된 전이를 갖고, 플립-플롭(401)의 출력은 하강 엣지에 동기화된다. 그래서, 둘 사이에는 600KHz 차동 주파수의 전이가 기준 클럭의 싸이클 정확도의 반으로 보존되고, 이는 6-비트 위상 양자화를 구하는데 사용된다.Here, the FM input signal at nominally 18.6 MHz is applied to the D inputs of flip-flops 400 and 401 that are triggered at the edge. The flip-flop 400 is clocked by a 19.2 MHz reference clock and the flip-flop 401 is clocked by an inverted clock. Flip-flops provide square wave outputs with a relatively inverted 100KHz differential frequency. The relative inversion is flip-is rectified by using the Q output of the flop (401) - and Q output of flip-flop 400. Moreover, the 600 KHz output of flip-flop 400 has a transition synchronized to the 19.2 MHz clock rising edge, and the output of flip-flop 401 is synchronized to the falling edge. Thus, a transition of 600 KHz differential frequency between the two is preserved at half the cycle accuracy of the reference clock, which is used to obtain 6-bit phase quantization.
19.2MHz 클럭은 또한 32로 나누는 회로(402)를 구동시킨다. 회로(402)의 출력은 클럭의 상승 엣지에 증가되고, 클럭의 하강 엣지 동안에는 안정된다. 회로(402)의 출력은 또한 래치(latch)(405)에 의해 클럭의 하강 엣지로 시간이 재조정된다. 그래서, 회로(402)와 래치(405)에 의해 만들어지는 카운트 시퀀스는 예를 들면:The 19.2 MHz clock also drives circuit 402, which is divided by 32. The output of circuit 402 is increased on the rising edge of the clock and stabilized during the falling edge of the clock. The output of circuit 402 is also timed to the falling edge of the clock by latch 405. Thus, the count sequence produced by circuit 402 and latch 405 is for example:
회로(402): ... 25 26 27 28 29 30 31 0 1 2 .....Circuit 402: ... 25 26 27 28 29 30 31 0 1 2 .....
래치(504): .....25 26 27 28 29 30 31 0 1 2 ....Latch (504): ..... 25 26 27 28 29 30 31 0 1 2 ....
이제는 18.6MHz FM 입력 신호의 전이 타이밍에 의존해, 플립-플롭(400)의 600KHz 출력상의 상승 엣지가 플립-플롭(401)의 Q 출력상의 상승 엣지 이전에 기준 클럭의 반 싸이클에 발생할 수도 있고 그역이 발생할 수 도 있다. 예를 들어, 전자가 먼저 카운터(402)의 카운트 27에서 일어나면, 그 때 래치(405)의 내용은 26이 되고, 그 숫자는 래치(404)로 래치된다. 이어서, 플립-플롭(401)의 출력이 래치(405)의 카운트 27에서 일어나면, 그 때 회로(402)는 27을 포함하고, 그 숫자는 래치(403)로 래치된다. 가산기(406)에 의해 주어지는 래치(403)와 (404)의 합은 6-비트의 수 26 + 27 = 53이 된다.Now, depending on the transition timing of the 18.6 MHz FM input signal, a rising edge on the 600 KHz output of the flip-flop 400 may occur half a cycle of the reference clock before the rising edge on the Q output of the flip-flop 401. May occur. For example, if the former occurs first at count 27 of counter 402, then the contents of latch 405 are 26, and the number is latched by latch 404. Then, if the output of flip-flop 401 occurs at count 27 of latch 405, then circuit 402 includes 27, the number of which is latched by latch 403. The sum of the latches 403 and 404 given by the adder 406 adds up to a six-bit number 26 + 27 = 53.
한편, 플립-플롭(401)의 Q 출력상의 전이가 래치(405)에서의 값 26에서 (400)의 Q 출력 이전에 클럭의 반 싸이클에 발생하면, 그 때 회로(402)는 값 26을 포함하고, 그 값은 래치(403)에 래치된다. 이어서, 플립-플롭(400)의 Q 출력상의 전이가 회로(402)의 카운트 27에서 일어날 때, 래치(405)는 계속 26을 포함하고, 그 값은 래치(404)에 래치된다. 본 예에서 가산기(406)에 의해 주어지는 합은 26 + 26 = 52로서, 이는 반 클럭 싸이클 먼저 18.6MHz 입력 전이가 일어남을 반영한다. 이 방법으로, 가산기(406)의 합산 출력은 기준 클럭 싸이클의 반의 타이밍 정확도로 신호 위상을 나타낸다. 6-비트 위상 시퀀스는 플립-플롭(401)의 Q 출력으로부터 유도된 클럭과 함께 도 18에 따른 디지탈 PLL(407)로 인가되어, 가산기(406)의 출력이 안정된 이후에만 위상값이 오래 사용됨을 확인한다. PLL(407)의 ALPHA, BETA값은 상술된 바와 같이 600KHz의 클럭 비율로 원하는 주파수 응답을 제공하도록 선택된다. 상기에서 상세히 분석되었던 240KHz의 값과 비교해 600KHz의 증가된 클럭 비율은 적어도 9dB 만큼 양자화 잡음을 감소시킨다. PLL에 의해 계산되고 필터 처리된 주파수 추정치는 이어서 80으로 나누는 회로(408)에 의해 240KHz로 다운샘플링된다. 이는 PLL(407)이 하강 엣지와 동기화되게 그 값을 업데이트하는 동안 기준 클럭의 상승 엣지에 의해 클럭이 조정되므로, 업데이트된 주파수값이 안정된 이후에 다운샘플링이 일어남을 확인한다. 240K samples/s 주파수값은 이어서 공지된 다운샘플링 필터 기술을 사용해 8KHz로 더 다운샘플링될 수 있다.On the other hand, if a transition on the Q output of flip-flop 401 occurs half a cycle of the clock prior to the Q output of 400 at value 26 at latch 405, then circuit 402 contains a value 26. The value is latched by the latch 403. Subsequently, when a transition on the Q output of flip-flop 400 occurs at count 27 of circuit 402, latch 405 continues to include 26, the value of which is latched to latch 404. The sum given by adder 406 in this example is 26 + 26 = 52, which reflects an 18.6 MHz input transition occurring half a clock cycle first. In this way, the summation output of adder 406 represents the signal phase with half the timing accuracy of the reference clock cycle. The 6-bit phase sequence is applied to the digital PLL 407 according to FIG. 18 with a clock derived from the Q output of the flip-flop 401 to ensure that the phase value is only used long after the output of the adder 406 has stabilized. Check it. The ALPHA, BETA values of the PLL 407 are selected to provide the desired frequency response at a clock rate of 600 KHz as described above. The increased clock rate of 600 KHz, compared to the 240 KHz value detailed above, reduces quantization noise by at least 9 dB. The frequency estimate calculated and filtered by the PLL is then downsampled to 240 KHz by circuit 408 dividing by 80. This ensures that downsampling occurs after the updated frequency value has stabilized since the clock is adjusted by the rising edge of the reference clock while the PLL 407 updates its value in synchronization with the falling edge. The 240K samples / s frequency value can then be further downsampled to 8KHz using known downsampling filter techniques.
종래 기술에 숙련된 자에 의해 또 다른 유도물이 구성될 수 있는 본 발명의 다수의 변형이 설명되었지만, 이들은 다음의 청구항에 의해 설명되는 본 발명의 범위 및 의도에 부가된다.While numerous modifications of the invention have been described in which other derivatives may be made by one skilled in the art, these are in addition to the scope and spirit of the invention as described by the following claims.
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US8/657,388 | 1996-06-03 | ||
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