KR100480775B1 - 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법 및장치 - Google Patents

Abstract

정보를 다중파 전송할 때 PAR의 감소와 PAR의 감소를 위한 과정의 복잡도를 타협할 수 있도록 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법 및 장치가 개시된다. 역 고속 푸리에 변환부 및 디지탈/아날로그 변환부를 갖는 다중파 전송 시스템을 위한 이 방법은, 역 고속 푸리에 변환부로부터 발생되며, 전송할 정보를 가지며, 시간 영역에서의 2^M 직교 진폭 변조(QAM) 신호인 디지탈 입력 신호의 컨스텔레이션을 2^M+u(여기서, M은 컨스텔레이션의 크기로서 1이상의 양의 정수이고, u는 1이상의 양의 정수이다.) QAM 신호의 컨스텔레이션으로 확장시키고, 디지탈 입력 신호의 컨스텔레이션을 확장된 컨스텔레이션에 맵핑시키고 및 맵핑된 컨스텔레이션상의 등가 점들중 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하여 디지탈/아날로그 변환부로 보내고, 각 정보마다 u+1개의 등가 점이 존재하는 것을 특징으로 한다.

Description

다중파 전송 시스템을 위한 최고 대 평균비 감소 방법 및 장치{Method and apparatus for reducing Peak to Average Ratio for multicarrier transmission system}

본 발명은 다중파 전송 시스템에 관한 것으로서, 특히, 다중파 전송 시스템에서 역 고속 푸리에 변환된 디지탈 신호의 최고 대 평균비를 감소시키는 방법 및 장치에 관한 것이다.

톤 주입 방식에 의한 종래의 최고 대 평균비(PAR:Peak to Average Ratio) 감소 방법은, 부 심볼 컨스텔레이션(constellation)을 알려진 변위 벡터를 이용해 복제한다. 이렇게 복제된 컨스텔레이션에서는 하나의 정보가 등가의 여러 점들로 표현될 수 있으며, 이러한 등가의 점들중에서 PAR을 최소화하는 점을 선택하여 송신한다. 따라서, 종래의 PAR 감소 방법은, 정보 전송량의 감소 및 심각한 평균 송신 전력의 상승없이 PAR을 상당히 줄일 수 있지만, 순간 송신 전력을 상당량 상승시키며, 복잡도의 감소와 PAR의 감소를 적당히 타협(trade-off)할 수 없는 문제점을 갖는다.

본 발명이 이루고자 하는 기술적 과제는, 정보를 다중파 전송할 때 PAR의 감소와 PAR의 감소를 위한 과정의 복잡도를 타협할 수 있도록 하는 최고 대 평균비 감소 방법을 제공하는 데 있다

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법을 수행하는 최고 대 평균비 감소 장치를 제공하는 데 있다.

상기 과제를 이루기 위해, 역 고속 푸리에 변환부 및 디지탈/아날로그 변환부를 갖는 본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법은, 상기 역 고속 푸리에 변환부로부터 발생되며, 전송할 정보를 가지며, 시간 영역에서의 2^M 직교 진폭 변조(QAM) 신호인 디지탈 입력 신호의 컨스텔레이션을 2^M+u(여기서, M은 컨스텔레이션의 크기로서 1이상의 양의 정수이고, u는 1이상의 양의 정수이다.) QAM 신호의 컨스텔레이션으로 확장시키는 단계와, 상기 디지탈 입력 신호의 컨스텔레이션을 상기 확장된 컨스텔레이션에 맵핑시키는 단계 및 맵핑된 상기 컨스텔레이션상의 등가 점들중 상기 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하여 상기 디지탈/아날로그 변환부로 보내는 단계로 이루어지고, 각 정보마다 u+1개의 등가 점이 존재하는 것이 바람직하다.

상기 다른 과제를 이루기 위한 본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 장치는, 상기 디지탈 입력 신호의 컨스텔레이션을 2^M+u QAM 신호의 컨스텔레이션으로 확장시키고, 상기 디지탈 입력 신호의 컨스텔레이션을 상기 확장된 컨스텔레이션에 맵핑시켜 출력하는 컨스텔레이션 확장 및 맵핑부 및 상기 컨스텔레이션 확장 및 맵핑부에서 맵핑된 상기 컨스텔레이션상의 등가 점들중 상기 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하고, 선택된 점들을 상기 디지탈/아날로그 변환부로 출력하는 등가점 선택부로 구성되고, 각 정보마다 u+1개의 등가 점이 존재하는 것이 바람직하다.

본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법 및 장치를 설명하기에 앞서, 일반적인 다중파 전송 시스템의 구성 및 동작을 다음과 같이 개략적으로 살펴본다.

도 1a 및 1b들은 일반적인 다중파 전송 시스템의 개략적인 블럭도로서, 도 1a에 도시된 다중파 전송 시스템의 송신단은 컨스텔레이션 인코더(10), 역 고속 푸리에 변환(IFFT:Inverse Fast Fourier Transform)부(12), PAR 감소 장치(14), 디지탈/아날로그 변환부(DAC:Digital to Analog Converter)(16) 및 아날로그 전단부(Analog Front End)(18)로 구성되고, 도 1 (b)에 도시된 다중파 전송 시스템의 수신단은 아날로그 전단부(30), 아날로그/디지탈 변환부(ADC:Analog to Digital Converter)(32), 고속 푸리에 변환(FFT:Fast Fourier Transform)부(34) 및 컨스텔레이젼 디코더(36)로 구성된다.

도 1a에 도시된 컨스텔레이션 인코더(10)는 정보를 갖고 있는 비트 스트림을 입력단자 IN1을 통해 입력하여 직교 진폭 변조(QAM:Quadrature Amplitude Modulation)하고, 직교 진폭 변조된 QAM 신호를 IFFT부(12)로 출력한다. IFFT부(12)는 컨스텔레이션 인코더(10)로부터 출력되는 QAM 신호를 IFFT하고, IFFT한 결과를 PAR 감소 장치(14)로 출력한다. DAC(16)는 PAR 감소 장치(14)로부터 출력되는 디지탈 신호를 아날로그 신호로 변환하고, 변환된 아날로그 신호를 아날로그 전단부(18)로 출력한다. 아날로그 전단부(18)는 DAC(16)로부터 출력되는 아날로그 신호의 전력을 증폭시키고, 전력이 증폭된 아날로그 신호를 출력단자 OUT1을 통해 채널(미도시)로 전송한다.

도 1 (b)에 도시된 아날로그 전단부(30)는 채널(미도시)로부터 입력단자 IN2를 통해 수신한 감도가 미약한 아낱로그 신호를 증폭하고, 증폭된 결과를 ADC(32)로 출력한다. ADC(32)는 아날로그 전단부(30)에서 증폭된 진폭을 갖는 아날로그 신호를 디지탈 신호로 변환하고, 변환된 디지탈 신호를 FFT부(34)로 출력한다. FFT부(34)는 ADC(32)의 출력을 FFT하고, FFT한 결과를 컨스텔레이션 디코더(36)로 출력한다. 컨스텔레이션 디코더(36)는 FFT부(34)로부터 출력되는 신호의 어긋난 위상을 조정하고, 조정된 결과를 추정된 정보를 갖는 비트 스트림으로서 출력단자 OUT2를 통해 출력한다.

이하, 도 1a에 도시된 PAR 감소 장치(14)에서 수행되는 종래의 PAR 감소 방법을 다음과 살펴본다.

다중파 전송의 시간 영역에서 도 1a에 도시된 IFFT부(12)로부터 출력되는 디지탈 입력 신호(x^m[n/L])는 다음 수학식 1과 같이 표현된다.

여기서, m은 전송 블럭(또는 심볼) 색인을 나타내며 0≤m≤N-1 이고, n은 시간 색인을 나타내고, L은 과(過) 샘플링 회수를 나타내고, N은 부 채널의 개수를 나타내고, k는 주파수 색인을 각각 나타낸다. 또한, R과 I는 실수축과 허수축에 송신할 심볼 값을 각각 나타낸다.

수학식 1에 표현된 시간 영역에서의 디지탈 입력 신호(x^m[n/L])는 여러 실수의 가중 합이기 때문에 가중치(지수값)와 실수의 조성에 따라 그 크기가 커지게 된다. 따라서, 수학식 1에 표현된 디지탈 입력 신호(x^m[n/L])를 입력되는 디지탈/아날로그 변환기(16)는 포화되어 아날로그 신호를 왜곡시켜 출력한다. 이러한 아날로그 신호의 왜곡은 전체 부 채널에 잡음으로 작용하여 부 채널의 신호 대 잡음비( SNR:Signal to Noise Ratio)를 저하시키게 된다. 이 때, 디지탈 입력 신호(x^m[n/L])의 최고값(max_n[｜x^m[n/L]｜])과 평균값(E[x^m[n/L]])의 비 즉, 최고 대 평균비(PAR^m)는 왜곡이 일어날 확률을 결정하며, 다음 수학식 2와 같이 정의된다.

수학식 2에서 정의한 PAR을 줄이면 디지탈/아날로그 변환기(16)의 포화 확률을 줄여 SNR을 개선시킬 수 있다.

종래의 PAR 감소 방법은 수학식 2에 정의된 PAR을 줄이기 위해, 다음 수학식 3과 같이 실수축 및 허수축에 소정값을 각각 더하여 컨스텔레이션을 확장시켰다.

여기서, X_k ^m은 수학식 1에 표현된 R_k ^m+jI_k ^m 을 의미하고, D는 일종의 상수이며, p와 q는 정수값으로서 원래 점을 대체하는 등가 점의 위치를 결정한다. 심볼 오류율(SER:Symbol Error Rate)을 동일하게 하기 위해서, 수학식 3을 통해 결정한 등가의 점들간 거리가 원래의 점들간 거리보다 같거나 커야 한다. 이를 만족하기 위해, 수학식 3에서 상수 D는 다음 수학식 4를 만족해야 한다.

여기서, M은 컨스텔레이션의 크기이고, d_k는 각 점들간의 거리이다.

전술한 바와 같이, 컨스텔레이션을 확장시켜 변형된 점을 송신하고자 하는 경우, 수학식 1에 표현된 디지탈 입력 신호(x^m[n/L])는 다음 수학식 5와 같이 표현된다.

여기서, 은 새로운 디지탈 입력 신호를 나타내며, 수학식 1에 표현된 디지탈 입력 신호(x^m[n/L])와 수학식 5에 표현된 바와 같은 관련을 갖는다. 그러므로, PAR 감소 장치(14)에서 컨스텔레이션의 변형 이후, 새로운 값을 계산하기 위해 역 이산 푸리에 변환(IDFT:Inverse Discrete Fourier Transform)을 수행할 필요가 없다.

만일, 최고값이 나타난 위치가 n_o라고 가정하고, k_o번째 부 채널의 값을 변형시켰다면 n_o위치에서 DAC(16)로 입력되는 디지탈 입력 신호()는 다음 수학식 6과 같이 표현된다.

여기서, x^m[n_o/L]이 0보다 적을 때 p_ko ^mcos(2πkn_o/NL)의 값은 음수가 되어야 하고 q_ko ^mcos(2πkn_o/NL)의 값은 양수가 되어야 수학식 6에 표현된 디지탈 입력 신호()를 줄일 수 있다. 결국, 이러한 값을 찾아서 수학식 6을 통해 계산하면 변형된 PAR값을 계산할 수 있다. 이를 위해, 정수 탐색(integer programming)법 혹은 반복 탐색법 등이 사용될 수 있다.

종래의 PAR 감소 방법에 의하여 생성되는 등가 점의 개수는 8개이다. 즉, 16QAM에 적용하는 경우, 모두 16*(8+1)=144개의 점들이 생성된다. 결국, 총 9개의 점들중에서 PAR을 최소화하는 1개의 점을 골라야 한다. 또한, N개의 부 채널중에서 K개를 탐색한다면 정수 탐색을 이용하는 경우, 대략 (N*9)^K정도의 복잡도를 요구한다. 이에 대해, 스탠포드 대학(Stanford university)에서 J.Tellado에 의해 "Peak to average reduction for multicarrier modulation"라는 제목으로 출간된 박사 학위 논문에 개시되어 있다.

또한, 종래의 PAR 감소 방법에 의해, 변형되는 부 심볼의 전력 증가의 평균치는 다음 수학식 7과 같이 계산된다.

여기서, r_k는 QAM 신호에서 I 채널에 실릴 수 있는 데이타 값을 나타낸다. 예를 들어, M=16, d=2, r=1, p=1 및 ρ=1인 경우, 전력의 상승은 최고 28(14.5dB)이며, 평균 10.6687(10.3dB)이다. 그러나, 이러한 전력 상승은 제한된 전력을 갖는 시스템에 적당하지 않다.

이하, 본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법 및 그 방법을 수행하는 본 발명에 의한 PAR 감소 장치(14)의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법을 설명하기 위한 플로우차트로서, 2^M QAM 디지탈 입력 신호를 2^M+u QAM 컨스텔레이션을 이용하여 변형시키는 단계(제50 및 제52 단계들) 및 등가 점들중에서 적당한 점들을 선택하여 DAC(16)로 보내는 단계(제54 단계)로 이루어진다.

도 3은 도 2에 도시된 방법을 수행하는 본 발명에 의한 PAR 감소 장치의 개략적인 블럭도로서, 컨스텔레이션 확장 및 맵핑부(70) 및 등가 점 선택부(72)로 구성된다.

먼저, 도 3에 도시된 본 발명에 의한 최고 대 평균비 감소 장치(14)의 컨스켈레이션 확장 및 맵핑부(70)는 전송할 정보를 갖는 디지탈 입력 신호를 역 고속 푸리에 변환부(12)로부터 입력단자 IN3을 통해 입력한다. 이 때, IFFT부(12)로부터 입력되는 디지탈 입력 신호는 시간 영역에서 2^M 직교 진폭 변조(QAM)된 신호이며, 컨스켈레이션 확장 및 맵핑부(70)는 이러한 디지탈 입력 신호의 컨스텔레이션을 2^M+u(여기서, u는 1이상의 양의 정수이다.) QAM 신호의 컨스텔레이션으로 확장시킨다(제50 단계). 이 때, 본 발명에 따라, 확장된 컨스텔레이션의 점들간 거리는 확장되지 않은 컨스텔레이션의 점들간 거리와 동일하게 한다. 따라서, 본 발명에 의한 PAR 감소 방법 및 장치에 의하면, 각 점들간의 거리가 컨스텔레이션의 크기를 늘리더라도 줄어들지 않기 때문에, 비트 에러 율은 변하지 않게 된다.

제50 단계후에, 컨스켈레이션 확장 및 맵핑부(70)는 디지탈 입력 신호의 컨스텔레이션을 확장된 컨스텔레이션에 맵핑시켜 등가 점 선택부(72)로 출력한다(제52 단계). 이러한 맵핑에는 여러가지가 존재한다. 특히, 본 발명에 의하면, 2^M+u QAM 신호의 컨스텔레이션에서 Y+2^M*v(여기서, Y=0, 1, ..., 2^M-1이고, v=0, 1, ..., u 이다.)인 정보 전송에 사용된 점들을 서로 등가하도록 맵핑한다. 예컨데, 32 QAM은 0 ∼ 31까지(여기서, 십진수 0 ∼ 31은 이진수 00000 ∼ 11111로 표현될 수 있다.)의 정보를 싣을 수 있다. 이러한 컨스텔레이션을 16QAM을 싣는데 사용하면, 32QAM의 0 ∼ 15에 원래의 0 ∼ 15의 정보를 싣고 32QAM의 16 ∼ 31에 순서대로 원래의 0 ∼ 15에 대해 마련한 등가 점들을 실을 수 있다. 따라서, 예를 들면, 32QAM에서 1과 17은 서로 등가점으로서 1 이란 정보를 싣는다. 또한, 일반적으로 수신단의 복호기에 이 부 채널에 전송되는 컨스텔레이션의 크기가 주어진다. 이 때, 이러한 컨스텔레이션에 속하지 않는 점이 들어오면 그 부 채널이 PAR 감소에 사용되었음을 알고 컨스텔리이션의 크기를 확장시켜 복호화한 후, 전술한 등가 관계를 이용하여 정보를 복원해 낸다. 즉, 17이 들어오는 경우, PAR 감소 방법이 도입되었음을 인지하고 17을 1로 복원해 낸다.

결국, 제50 및 제52 단계들에서 2^M QAM 신호를 보내기 위해서 2^M+u QAM 컨스텔레이션을 이용하기 때문에, 각 정보마다 u+1 개의 등가점을 갖는다.

한편, 제52 단계후에, 도 3에 도시된 등가점 선택부(72)는 컨스텔레이션 확장 및 맵핑부(70)에서 맵핑된 컨스텔레이션상의 등가 점들중 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하고, 선택된 점들을 출력단자 OUT3을 통해 디지탈/아날로그 변환부(16)로 출력한다(제54 단계).

결국, 도 2에 도시된 본 발명에 의한 PAR 감소 방법에서, 등가 점들은 모두 동일한 정보를 소유하고 있기 때문에, 도 1 (b)에 도시된 수신측에서는 추가 정보 없이 원 정보를 복호해 낼 수 있다.

이하, 도 2에 도시된 제54 단계를 수행하는 본 발명에 의한 바람직한 일 실시예, 등가점 선택부(72)의 본 발명에 의한 바람직한 일 실시예의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 4는 도 2에 도시된 제54 단계를 수행하는 본 발명에 의한 바람직한 일 실시예의 플로우차트로서, 디지탈 입력 신호로부터 구한 최고값에 따라 새로운 디지탈 입력 신호를 구하는 단계들(제80 ∼ 제96 단계들)로 이루어진다.

도 5는 도 4를 수행하는 본 발명에 의한 등가점 선택부(14)의 바람직한 일 실시예의 블럭도로서, 제1 및 제2 최고값 계산부들(110 및 120), 제1 및 제2 버퍼들(112 및 128), 제1, 제2, 제3 및 제4 비교부들(114, 116, 122 및 126), 부 채널 검색부(118), 가산부(124), 신호 계산부(130) 및 제어부(132)로 구성된다.

먼저, 도 5에 도시된 등가점 선택부(72)의 제1 최고값 계산부(110)는 입력단자 IN3을 통해 입력되거나 신호 계산부(130)로부터 입력한 디지탈 입력 신호의 최고값(P1)을 찾고, 찾아진 최고값(P1)을 제1 비교부(114)로 출력한다(제80 단계). 이 때, 디지탈 입력 신호가 최고가 되는 시간을 k₀이라 하자. 제80 단계를 수행하기 위해, 제1 최고값 계산부(110)는 수학식 1의 m에 0부터 N-1까지를 대입하여 디지탈 입력 신호가 최고가 되는 m을 찾는다.

제80 단계후에, 제1 비교부(114)는 제1 최고값 계산부(110)로부터 출력되는 최고값(P1)이 제1 소정 문턱값(th1)보다 큰가를 판단하고, 판단된 결과를 제어부(132) 및 제2 비교부(116)로 각각 출력한다(제82 단계). 만일, 최고값(P1)이 제1 소정 문턱값(th1) 이하이면, 입력단자 IN3을 통해 입력한 디지탈 입력 신호나 신호 계산부(130)로부터 입력한 새로운 디지탈 입력 신호를 디지탈/아날로그 변환부(16)로 보낸다. 예컨데, 제1 비교부(114)에서 비교된 결과를 통해 최고값(P1)이 제1 소정 문턱값(th1) 이하인 것으로 판단되면, 제어부(132)는 소정 논리 레벨을 갖는 제1 제어 신호(C1)를 제1 버퍼(112)로 출력한다. 이 때, 제1 버퍼(112)는 입력단자 IN3을 통해 입력한 디지탈 입력 신호나 신호 계산부(130)로부터 입력한 새로운 디지탈 입력 신호를, 소정 논리 레벨을 갖는 제1 제어 신호(C1)가 입력될 때 출력단자 OUT3을 통해 디지탈/아날로그 변환부(16)로 출력한다.

한편, 제2 비교부(116)는 제1 비교부(114)에서 비교된 결과를 입력하여 최고값(P1)이 제1 소정 문턱값(th1)보다 큰 것으로 판단되면, 최고값(P1)을 찾은 횟수가 소정 횟수보다 적은가를 판단한다(제84 단계). 이를 위해, 도 5에 도시된 등가점 선택부(72)는 별도의 카운터(미도시)를 마련할 수 있다. 이 카운터(미도시)는 초기에 '0'으로 초기화된 후, 신호 계산부(130)로부터 새로운 디지탈 입력 신호가 출력될 때 마다 '1'씩 상향 카운팅 동작을 수행하고, 카운팅된 결과를 최고값(P1)을 찾은 횟수로서 제2 비교부(116)로 출력한다. 소정 횟수는 외부로부터 입력될 수도 있고, 도 5에 도시된 바와 같이 미리 주어질 수도 있다. 예를 들면, 소정 횟수는 4 ∼ 8로 설정될 수 있다.

만일, 최고값(P1)을 찾은 횟수가 소정 횟수 이상이면 디지탈 입력 신호를 디지탈/아날로그 변환부(16)로 보낸다. 예컨데, 제2 비교부(116)에서 비교된 결과를 통해 최고값(P1)을 찾은 횟수가 소정 횟수 이상인 것으로 판별되면, 제어부(132)는 소정 논리 레벨을 갖는 제1 제어 신호(C1)를 제1 버퍼(112)로 출력한다. 이 때, 제1 버퍼(112)는 입력단자 IN3을 통해 입력한 디지탈 입력 신호나 신호 계산부(130)로부터 입력한 새로운 디지탈 입력 신호를, 소정 논리 레벨을 갖는 제1 제어 신호(C1)가 입력될 때 출력단자 OUT3을 통해 디지탈/아날로그 변환부(16)로 출력한다.

이 때, 부 채널 검색부(118)는 제2 비교부(116)에서 비교된 결과를 통해 최고값(P1)을 찾은 횟수가 소정 횟수 보다 적은 것으로 판별되면, 다음 수학식 8과 같이 계산한 부 채널들 각각의 차분값(Diff_ko)의 부호 및 제1 최고값 계산부(110)로부터 입력한 최고값(P1)의 부호를 고려하여, 부 채널들중에서 최고값(P1)을 줄일 수 있는 부 채널(들), 디지탈 입력 신호에 포함되며 실수축에 송신할 심볼값() 및 허수축에 송신할 심볼값()을 찾고, 찾아진 부 채널(들)과 그들의 차분값(들)과 및 를 출력한다(제86 단계).

만일, 최고값(P1)이 양수인 경우, 수학식 8의 차분값(Diff_ko)이 양수인 부 채널을 찾는다. 이러한 성질을 만족하는 부 채널의 집합을 A라 하고, 이 집합의 크기를 a라 하자. 그러나, 최고값이 음수인 경우, 차분값(Diff_ko)이 음수인 부 채널을 찾는다.

제86 단계를 부연하면, 하나의 부 채널에 대하여 가능한 , 는 여러 개이기 때문에 찾아야 되는 대상은 그 두가지의 조합이 된다. 예컨데, 예를 들어 16QAM이 보내지는 부 채널에 64QAM을 보낸다면 0, 16, 32 및 48이 모두 0이라는 정보를 가리키게 되며, 이들중 P1을 줄이는 것이 어떤 값인지를 결정해야 하기 때문이다.

제86 단계후에, 제2 최고값 계산부(120)는 부 채널 검색부(118)로부터 입력한 각 부 채널의 차분값(Diff_ko)(들)을 내림차순으로 정렬하고, 내림 차순으로 정렬된 차분값(Diff_ko)들에 대응하는 부 채널들중 k'_0+w 번째 부 채널의 내용을 부 채널 검색부(118)로부터 입력한 및 로 바꾸었을 때 디지탈 입력 신호의 최고값(P2)을 다음 수학식 9와 같이 계산한다(제88 단계). 여기서, k'₀는 가장 큰 차분값을 갖는 부 채널의 인덱스를 나타내고, k'_a-1는 가장 작은 차분값을 갖는 부 채널의 인덱스를 나타내고, 1≤w≤i이며, i는 PAR의 감소를 위해 사용된 부 채널의 개수를 나타낸다. 여기서, 변수 w는 처음에 '0'으로 리셋된다.

만일, 차분값이 같은 경우, 전력이 작은 부 채널을 선정한다. 전력은 R²+I²에 의해 계산할 수 있다. 수학식 9에 표현된 최고값(P2)를 계산하는 제2 최고값 계산부(120)는 제2 버퍼(128)로부터 갱신된 w를 입력한다. w의 갱신에 대해서는 후술된다.

제88 단계후에, 제3 비교부(122)는 제2 최고값 계산부(120)로부터 입력한 최고값(P2)이 제2 소정 문턱값(th2)보다 큰가를 판단하고, 판단된 결과를 제어부(132) 및 가산부(124)로 각각 출력한다(제90 단계). 이 때, 제1 소정 문턱값(th1) 및 제2 소정 문턱값(th2) 각각은 외부로부터 입력될 수도 있고 도 5에 도시된 바와 같이 미리 주어져 제1 및 제3 비교부들(114 및 122)에 각각 저장될 수도 있다. 또한, 제1 소정 문턱값(th1)과 제2 소정 문턱값(th2)은 동일하게 설정될 수도 있고, 상이하게 설정될 수도 있다.

만일, 가산부(124)는 제3 비교부(122)에서 비교된 결과를 통해 최고값(P2)이 제2 소정 문턱값(th2)보다 큰 것으로 판별되면, w를 1만큼 증가시키고, 증가된 결과 즉 갱신된 w를 제2 버퍼(128)로 출력한다(제92 단계).

제92 단계후에, 제4 비교부(126)는 가산부(124)로부터 출력되는 증가된 w가 i보다 큰가를 판단하고, 판단된 결과를 제어부(132) 및 제2 버퍼(128)로 각각 출력한다(제94 단계). 만일, 제4 비교부(126)에서 비교된 결과를 통해 증가된 w가 i보다 크지 않은 것으로 판별되면, 제2 버퍼(128)는 가산부(124)로부터 입력한 증가된 w를 제2 최고값 계산부(120)로 출력한다. 즉, 증가된 w가 i보다 크지 않으면 제86 단계로 진행한다.

그러나, 증가된 w가 i보다 크거나 최고값(P2)이 제2 소정 문턱값(th2) 이하이면, 디지탈 입력 신호를 새롭게 계산하고, 제80 단계로 진행한다(제96 단계). 이를 위해, 제3 비교부(122)에서 비교된 결과를 통해 최고값(P2)이 제2 소정 문턱값(th2) 이하인 것으로 판별되거나, 제4 비교부(126)에서 비교된 결과를 통해 증가된 w가 i보다 큰 것으로 판별되면 제어부(132)는 소정 논리 레벨을 갖는 제2 제어 신호(C2)를 신호 계산부(130)로 출력한다. 이 때, 신호 계산부(130)는 입력단자 IN3을 통해 입력한 R과 I 및 부 채널 검색부(118)로부터 입력한 및 를 이용하여, 소정 논리 레벨을 갖는 제2 제어 신호(C2)가 입력될 때, 디지탈 입력 신호를 새롭게 계산하고, 계산된 새로운 디지탈 입력 신호를 제1 최고값 계산부(110), 제1 버퍼(112) 및 부 채널 검색부(118)로 각각 출력한다.

이하, 신호 계산부(130)에서 디지탈 입력 신호를 새롭게 계산하는 제96 단계의 두 가지의 본 발명에 의한 실시예들을 다음과 같이 살펴본다.

본 발명에 의한 PAR 감소 방법에 의해 계산된 새로운 디지탈 입력 신호()는 다음 수학식 10과 같다.

이 때, 새로운 디지탈 입력 신호의 절대값의 최고치가 n₀에서 일어나 k₀번째 부 채널을 변형시켰다고 가정하면, 시간 n₀에서 새로운 디지탈 입력 신호는 다음 수학식 11과 같이 표현된다.

즉, 본 발명의 일 실시예에 의하면, 신호 계산부(130)는 수학식 11에 표현된 바와 같이 디지탈 입력 신호를 새롭게 계산할 수 있다.

이 때, 과 등가인 중에서 수학식 11을 최소화하는 것을 고르고, 마찬가지로, 과 등가인 중에서 수학식 11을 최소화하는 것을 고른다. 만일, IFFT부(12)의 출력이 실수값이 되게 하려면 각 부 채널간값간에 다음 수학식 12와 같은 대칭관계가 있어야 한다.

결국, IFFT부(12)의 출력이 실수값이 되도록 하기 위해서, k₀번째 부 채널을 변형시키는 경우, N/2-k₀번째 부 채널에 실리는 값 역시 바뀌어야 한다. 여기서, N/2 〉k₀ 〉0 이다. 그러므로, 전술한 수학식 8은 다음 수학식 13과 같이 전개될 수 있다.

여기서, 수학식 13은 다음 수학식 14와 같이 정리된다.

즉, 본 발명의 다른 실시예에 의하면, 신호 계산부(130)는 수학식 14에 표현된 디지탈 입력 신호를 새롭게 계산할 수 있다. 결국, 수학식 14로부터 알 수 있듯이, N개의 부 채널이 있는 경우, N/2개의 부 채널값만을 탐색하면 된다.

도 6은 본 발명에 의한 다중파 전송 시스템을 위한 PAR 감소 방법 및 장치에 의한 PAR의 감소를 보이기 위한 그래프로서, 횡축은 PAR을 나타내고, 종축은 클립핑율(clipping rate)을 각각 나타낸다.

만일, N=64, M=4(16QAM), u=1(32QAM) 또는 u=2(64QAM), 제1 및 제2 소정 문턱값(th1 및 th2)들 각각이 8dB PAR이고, 최대로 바뀌는 서브 캐리어의 개수가 2회인 경우, 다중파 전송 시스템에서 PAR는 도 6에 도시된 바와 같이 감소된다.

결국, 전술한 본 발명에 의한 PAR 감소 방법 및 장치에서, u=1인 경우 평균 전력 증가는 3dB가 된다. 이는, 종래의 PAR 감소 방법에서의 평균 전력 증가의 최소 10.5dB에 대비하여 적음을 알 수 있다. 또한, 등가 점의 개수 역시 2^u개 이므로, 2, 4, 8, ... 등과 같이 조절할 수 있다. 이 때, 등가 점의 개수를 늘리면 복잡도는 증가하지만 PAR 감소량은 늘어나게 된다. 따라서, 본 발명에 의한 PAR 감소 방법 및 장치는 복잡도와 PAR 감소를 타협할 수 있도록 한다.

이상에서 설명한 바와 같이, 본 발명에 의한 다중파 전송 시스템을 위한 PAR 감소 방법 및 장치는 다중파 전송시 PAR을 감소시켜 디지탈/아날로그 변환부(16)에서 야기될 수 있는 클립핑(clipping)을 방지할 수 있도록 하고, 부 채널의 전력 증가량을 3dB 단위로 단계적으로 조절할 수 있으며, 복잡도와 PAR 감소량을 타협할 수 있도록 하고, 간단하게 구현될 수 있는 효과들을 갖는다.

도 1a 및 1b들은 일반적인 다중파 전송 시스템의 개략적인 블럭도이다.

도 2는 본 발명에 의한 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법을 설명하기 위한 플로우차트이다.

도 3은 도 2에 도시된 방법을 수행하는 본 발명에 의한 PAR 감소 장치의 개략적인 블럭도이다.

도 4는 도 2에 도시된 제54 단계를 수행하는 본 발명에 의한 바람직한 일 실시예의 플로우차트이다.

도 5는 도 4를 수행하는 본 발명에 의한 등가점 선택부의 바람직한 일 실시예의 블럭도이다.

도 6은 본 발명에 의한 다중파 전송 시스템을 위한 PAR 감소 방법 및 장치에 의한 PAR의 감소를 보이기 위한 그래프이다.

Claims (8)

1. 역 고속 푸리에 변환부 및 디지탈/아날로그 변환부를 갖는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법에 있어서,

   (a) 상기 역 고속 푸리에 변환부로부터 발생되며, 전송할 정보를 가지며, 시간 영역에서의 2^M 직교 진폭 변조(QAM) 신호인 디지탈 입력 신호의 컨스텔레이션을 2^M+u(여기서, M은 컨스텔레이션의 크기로서 1이상의 양의 정수이고, u는 1이상의 양의 정수이다.) QAM 신호의 컨스텔레이션으로 확장시키는 단계;

   (b) 상기 디지탈 입력 신호의 컨스텔레이션을 상기 확장된 컨스텔레이션에 맵핑시키는 단계; 및

   (c) 맵핑된 상기 컨스텔레이션상의 등가 점들중 상기 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하여 상기 디지탈/아날로그 변환부로 보내는 단계를 구비하고,

   각 정보마다 u+1개의 등가 점이 존재하는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.
2. 제1 항에 있어서, 상기 (a) 단계는

   확장된 상기 컨스텔레이션의 점들간 거리는 확장되지 않은 상기 컨스텔레이션의 점들간 거리와 동일한 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.
3. 제1 항에 있어서, 상기 (b) 단계는

   상기 2^M+u QAM 신호의 컨스텔레이션에서 Y+2^M*v(여기서, Y=0, 1, ..., 2^M-1이고, v=0, 1, ..., u 이다.)인 정보 전송에 사용된 점들을 서로 등가하도록 맵핑하는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.
4. 제1 항에 있어서, 상기 (c) 단계는

   (c1) 상기 디지탈 입력 신호의 상기 최고값(P1)을 찾는 단계;

   (c2) 상기 최고값(P1)이 제1 소정 문턱값보다 큰가를 판단하고, 상기 최고값(P1)이 상기 제1 소정 문턱값 이하이면 상기 디지탈 입력 신호를 상기 디지탈/아날로그 변환부로 보내는 단계;

   (c3) 상기 최고값(P1)이 상기 제1 소정 문턱값보다 크면, 상기 최고값(P1)을 찾은 횟수가 소정 횟수보다 적은가를 판단하고, 상기 최고값(P1)을 찾은 횟수가 상기 소정 횟수 이상이면 상기 디지탈 입력 신호를 상기 디지탈/아날로그 변환부로 보내는 단계;

   (c4) 상기 최고값(P1)을 찾은 횟수가 상기 소정 횟수보다 적으면, 상기 부 채널들중 상기 최고값(P1)을 줄일 수 있는 부 채널(들), 실수축에 송신할 심볼값() 및 허수축에 송신할 심볼값()을 상기 부 채널들 각각의 차분값의 부호와 상기 최고값(P1)의 부호를 이용하여 찾는 단계;

   (c5) 상기 (c4)에서 찾아진 상기 차분값(들)을 내림차순으로 정렬하고, 내림 차순으로 정렬된 상기 차분값들에 대응하는 부 채널들중 k'_0+w[여기서, k'₀는 가장 큰 상기 차분값을 갖는 부 채널의 인덱스를 의미하고, k'_a-1는 가장 작은 상기 차분값을 갖는 부 채널의 인덱스를 의미하고, 1≤w≤i이고, i는 상기 최고 대 평균비의 감소를 위해 사용된 부 채널의 개수를 의미하고, a는 상기 찾아진 부 채널(들)의 집합의 크기를 의미한다.]번째 부 채널의 내용을 , 로 바꾸었을 때 상기 디지탈 입력 신호의 최고값(P2)을 구하는 단계;

   (c6) 상기 최고값(P2)이 제2 소정 문턱값보다 큰가를 판단하는 단계;

   (c7) 상기 최고값(P2)이 상기 제2 소정 문턱값보다 크면, 상기 w를 1만큼 증가시키는 단계;

   (c8) 상기 증가된 w가 i보다 큰가를 판단하여, 증가된 w가 i보다 크지 않으면 상기 (c4) 단계로 진행하는 단계; 및

   (c9) 상기 증가된 w가 i보다 크거나 상기 최고값(P2)이 상기 제2 소정 문턱값 이하이면, 상기 디지탈 입력 신호를 새롭게 구하고, 상기 (c1) 단계로 진행하는 단계를 구비하는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.
5. 제4 항에 있어서, 상기 (c9) 단계는 새로운 상기 디지탈 입력 신호()를 아래와 같이 구하는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.

   [여기서, m은 전송 블럭의 색인으로서 0≤m≤N-1 이고, n은 시간의 색인을 나타내고, L은 과 샘플링 횟수를 의미하고, N은 부 채널의 개수를 나타내고, R과 I는 실수축과 허수축에 송신할 심볼값으로서 상기 디지탈 입력 신호에 포함된다.]
6. 제5 항에 있어서, 상기 디지탈 입력 신호가 실수인 경우, 새로운 상기 디지탈 입력 신호는 아래와 같이 구해지는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 방법.
7. 제1 항에 있어서, 다중파 전송 시스템을 위한 최고 대 평균비 감소 장치에 있어서,

   상기 디지탈 입력 신호의 컨스텔레이션을 2^M+u QAM 신호의 컨스텔레이션으로 확장시키고, 상기 디지탈 입력 신호의 컨스텔레이션을 상기 확장된 컨스텔레이션에 맵핑시켜 출력하는 컨스텔레이션 확장 및 맵핑부; 및

   상기 컨스텔레이션 확장 및 맵핑부에서 맵핑된 상기 컨스텔레이션상의 등가 점들중 상기 디지탈 입력 신호의 절대값의 최고값을 줄이는 점들을 선택하고, 선택된 점들을 상기 디지탈/아날로그 변환부로 출력하는 등가점 선택부를 구비하고,

   각 정보마다 u+1개의 등가 점이 존재하는 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 장치.
8. 제7 항에 있어서, 상기 등가점 선택부는

   상기 디지탈 입력 신호의 최고값(P1)을 계산하는 제1 최고값 계산부;

   상기 최고값(P1)과 제1 소정 문턱값을 비교하는 제1 비교부;

   상기 제1 최고값 계산부로 입력되는 상기 디지탈 입력 신호를 제1 제어 신호에 응답하여 상기 디지탈/아날로그 변환부로 출력하는 제1 버퍼;

   상기 제1 비교부에서 비교된 결과에 응답하여, 상기 최고값(P1)을 찾은 횟수와 소정 횟수를 비교하는 제2 비교부;

   상기 제2 비교부에서 비교된 결과에 응답하고 상기 부 채널들 각각의 차분값의 부호 및 상기 최고값(P1)의 부호를 사용하여, 상기 부 채널들중에서 상기 최고값(P1)을 줄일 수 있는 부 채널(들), 상기 디지탈 입력 신호에 포함되며 실수축에 송신할 심볼값() 및 허수축에 송신할 심볼값()을 찾는 부 채널 검색부;

   상기 부 채널 검색부에서 계산된 차분값(들)을 입력하여 내림차순으로 정렬하고, 내림 차순으로 정렬된 상기 차분값들에 대응하는 부 채널들중 k'_0+w[여기서, k'₀는 가장 큰 상기 차분값을 갖는 부 채널의 인덱스를 의미하고, k'_a-1는 가장 작은 상기 차분값을 갖는 부 채널의 인덱스를 의미하고, 1≤w≤i이고, i는 상기 최고 대 평균비의 감소를 위해 사용된 부 채널의 개수를 의미하고, a는 상기 찾아진 부 채널(들)의 집합의 크기를 의미한다.]번째 부 채널의 내용을 상기 및 로 바꾸었을 때 상기 디지탈 입력 신호의 상기 최고값(P2)을 계산하는 제2 최고값 계산부;

   상기 최고값(P2)과 제2 소정 문턱값을 비교하는 제3 비교부;

   상기 제3 비교부에서 비교된 결과에 응답하여, 상기 w에 1을 가산하는 가산부;

   상기 가산부에서 가산된 결과와 i를 비교하는 제4 비교부;

   제4 비교부에서 비교된 결과에 응답하여, 상기 가산부의 출력을 상기 제2 최고값 계산부로 출력하는 제2 버퍼;

   제2 제어 신호에 응답하여, 상기 R과 I 및 상기 과 상기 로부터 상기 디지탈 입력 신호를 새롭게 계산하고, 계산된 결과를 상기 제1 최고값 계산부로 출력하는 신호 계산부; 및

   상기 제1 및 제2 비교부들에서 비교된 결과들을 입력하여 상기 제1 제어 신호를 발생하고, 상기 제3 및 상기 제4 비교부들에서 비교된 결과들에 응답하여 제2 제어 신호를 발생하는 제어부를 구비하고,

   상기 제1 최고값 계산부에 입력되는 상기 디지탈 입력 신호는 상기 역 고속 푸리에 변환부 또는 상기 신호 계산부로부터 출력되는 신호인 것을 특징으로 하는 다중파 전송 시스템을 위한 최고 대 평균비 감소 장치.