JP3527508B2 - フレーム・マッピングを用いてゼロ・パディング・コンステレーション切り替えを利用するための装置および方法 - Google Patents
フレーム・マッピングを用いてゼロ・パディング・コンステレーション切り替えを利用するための装置および方法Info
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Description
関し、更に特定すれば、デジタル通信システムにおける
送信のためのデジタル・データ・シーケンスのマッピン
グ(mapping)に関するものである。
送受信する通信では、モデムが典型的に用いられてい
る。典型的に、データは二進形式で表現されている。デ
ータはあるビット・レート、例えば毎秒Bビットで送信
される。ここで、ビット・レートとは、実際の二進情報
のビット・レートと、選択されたシステムにおいてコー
ディングするために必要な所定の冗長ビットとを含むも
のとして、送受信されるビット数として定義される。送
信の間、二進データ情報は、典型的に毎秒シンボルS個
のシンボル・レートの連続符号という形状で送受信され
る。したがって、各符号(symbol)は、B/Sビットの二
進データを含むことになる。
イン信号状態(possible line signal states)の1つ
で表わすことができる。種々の変調技術を用いてデータ
をライン信号状態に変換することができる。例えば、直
交振幅変調(QAM)では、ライン信号状態は1組の複素
数、即ち、1組の二次元信号コンステレーション(信号
点マッピング)における点によって表わすことができ
る。例えば、ビット・レートBおよび符号レートS、B/
Sが整数Dとした場合、各符号中のDビットを表わすに
は、サイズ2Dの信号コンステレーションが必要となる。
したがって、B=12000ビット/秒、および符号レート
Sが2400符号/秒の場合、D=5ビット/符号となり、
32点二次元信号コンステレーションが用いられ、5入力
データ・ビットにしたがって、32通りの可能な複素信号
点の1つにマッピングする方式が得られる。
よびビット・レートを用いて、使用可能なチャンネル帯
域をより効果的に利用できるよう便宜を図ることがあ
る。このような場合、比率B/Sは常に整数という訳では
ない。
ット(fractional number of bit)を送信することにな
る。符号当たり分数ビットの送信を達成するために、種
々の技術が用いられてきた。コンステレーション切り替
え技術では、例えば、D−1<B/S<Dの場合、モデム
はD−1ビット/符号とDビット/符号との間で切り替
えを行い、モデムは平均として毎秒B/Sビットを送信す
るようにしている。即ち、モデムは、2D-1個の点を有す
るある信号コンステレーションと、2D個の点を有する他
の信号コンステレーションとの間で切り替えを行うので
ある。
は、コンステレーション・サイズの変動、およびコンス
テレーション・サイズが増大することによるピーク対平
均電力比の上昇が生じることである。これは多くの用途
において、特に高調波歪みやパルス・コード変調(PC
M)ノイズのような信号に依存する障害(impairments)
が通信チャンネルによって混入される場合、望ましくな
い。加えて、コンステレーションを切り替えることによ
り、しばしばモデムの構成が複雑化することになる。
て、フレーム・マッピング(frame−mapping)技術も用
いられる。B/Sは通常有理数であるので、Q=N*B/Sが
整数となるような数Nが存在する。即ち、N符号から成
るフレーム内のビット数は整数となる。フレーム・マッ
ピング・アルゴリズムでは、入来するQビットを、十分
に多数の点を有する信号コンステレーションから選択さ
れたN個の符号にマッピングする。符号に基づくコンス
テレーション切り替え(2D個の点を有する)に必要なコ
ンステレーションと比較すると、フレーム・マッピング
技術は、通常比較的小さなコンステレーションがあれば
よいので、ピーク対平均電力比も小さい。しかしなが
ら、かかる技術は一般的に大きなNが用いられる場合複
雑になってしまう。フレーム・マッピング技術の例に
は、モデュラス変換(modulus conversion)やシェル・
マッピング(shell mapping)が含まれる。
よびSの全ての可能な組み合わせについて、Q=N*B/
Sが常に整数になるように、合理的に小さなNを選択す
るのは多くの場合困難である。ある場合には、Bおよび
Sの異なる組み合わせに異なるNを選択することもある
ので、マッピング・アルゴリズムの構成が更に複雑化す
ることになる。他の技法にはフレーム当たり分数ビット
を送信する、即ち、フレーム間でコンステレーションを
切り替えると共に固定のNを用いるというものがある。
双方の技法とも、構成が更に複雑化することになる。
信されるデータのマッピングを行うことにより、コンス
テレーションの切り替えを実施する際の困難さを回避す
る、フレーム・マッピング装置および方法が必要とされ
ている。
一例である。
ック図である。
ング用に構成された、四次元/16状態エンコーダのブロ
ック図である。
施例のステップを示す、フロー・チャートである。
グ装置のブロック図である。
に選択する方式を利用し、第1フレーム・サイズのデー
タにゼロ・パディング(zero−padding)を行うことに
よって第1フレーム・サイズを第2フレーム・サイズと
等しくし、前記データをフレームにマッピングすること
により、これまではコンステレーションの切り替えを行
わなければ達成できなかった、データのフレーム・マッ
ピングの利点が得られるものである。この方式は、N個
の符号のフレーム当たりの平均ビット数Q(Q=N*B/
S、ここで、Nは所定の整数、Bはフレーム当たりのビ
ット数、Sは符号レート)が、仮分数(以後「分数」と
呼ぶ)の形状で表現可能な時に、コンステレーションの
切り替えの必要性をなくするという点において特に有利
である。
トのフレームをN個の符号にマッピングする時、N個の
符号のフレーム内のビット数Qが整数である場合、フレ
ーム・マッピング・アルゴリズムは、入来するQビット
を、十分に多数のポイントを有する信号コンステレーシ
ョンから選択されたN個の符号にマッピングする。フレ
ーム・マッピング技術の例には、モデュラス変換とシェ
ル・マッピングが含まれる。
ーションを、各々R個の信号点を含む、M個の同一サイ
ズの「リング(ring)」に分割する。Rは典型的に2Vに
選択される。ここで、Vはゼロ以上の整数である。Qビ
ットの中で、K=Q−(N*v)ビットがシェル・マッ
ピングに用いられ、0からM−1までの範囲のN個のリ
ング・インデックス(ring index)が発生される。各符
号では、これらリング・インデックスの1つを用いて、
信号コンステレーション内のM個のリングの1つが選択
されると共に、vビットを用いて、そのリング内の2v個
の点の内1つが選択される。畳み込みエンコーダを用い
る場合、vビットの内cビットが畳み込みエンコーダの
出力であるコーディング・ビットであり、2c個のサブセ
ット(subset)の内1つを選択するために用いられ、残
りのu=v−cビットは、選択されたリング内の選択さ
れたサブセットの2u個の点の内1つを選択するために用
いられる。畳み込みエンコーダを用いない場合、c=0,
u=vである。
ンステレーションは2c即ち4個の等しいサイズのサブセ
ットA,B,C,Dに分割される。更に、コンステレーション
はM個の等しいサイズのリングにも分割される。各リン
グは2u+c個の点を含み、その内2u個の点は各サブセット
からのものである。リング0は各サブセットからの最も
低い2u個のエネルギ点を含み、リング1は各サブセット
からの次に低い2u個のエネルギ点等となっている。一例
として32点の信号コンステレーションを第1図の番号10
0に示す。ここでは、L=32,c=2,u=1,M=4である。
これら32個の点は、4つのリング(リング0(陰な
し)、1(横線による陰付き)、2(縦線による陰付
き)、3(点))に分割される。各リングは8個の点か
らなり(0−1、または2−3、または4−5、または
6−7で識別される)、その内の2つの点が各サブセッ
トからのものである。信号点のエネルギは、インデック
スが大きくなっても、非減少である(non−decreasin
g)。インデックス0から7までの32個の点全てを集め
ると、ほぼ円の中に納まる。コンステレーションの大き
さは、L=M*2u+cである。
用いて、0からM−1までのN個のリング・インデック
スmj(j=1,2,...,N)を発生する。K個のビットを用
いてN個の要素から成る集合(N−tuble){m1,m2,・
・・,mN}を選択するために、まず「コスト(cost)」
を各リングに割り当てる。効率的なマッピング体系の主
な目的は、平均信号パワーを低くすることであるので、
1つのリング内の平均信号パワーをその「コスト」とし
て割り当てる。しかしながら、計算の都合上、「コス
ト」はリング・インデックスに設定される。したがっ
て、最も内側のリングはコスト0を有し、次のリングは
コスト1を有する、等というようになる。この近似は、
特にコンステレーションが大きくなるにしたがって、都
合よく機能する。コストは加算要素(additive)である
ので、N個の符号の合計コストはm1+m2・・・+mNとな
る。N個のリングからMN個の組み合わせができるが、入
力されるK個のビットの組み合わせは2K≦MNのみであ
る。したがって、リングの組み合わせのあるものは除外
されることになる。効率的なシェル・マッピング方式
は、最も全コストが少ない2K個の組み合わせを選択する
ことによって、コストを最少化する。入力されるKビッ
トが数Xとして表現される場合、効率的なシェル・マッ
ピング・アルゴリズムは、Xが増大しても、対応する全
コストが非減少となることを補償する。結果として、入
来するKビットの最上位ビットが0の時、2K-1個の組み
合わせの内全コストが最も少ない1つが選択される。ま
た、入来するKビットの最上位ビットが1の時、2K-1個
の組み合わせの内次に全コストが低いものを選択する。
本発明を可能にするのは、この特性である。
満足するMに対する最少の整数を、Mminとして定義す
る。M=Mminの時、コンステレーションの大きさはL=
Mmin*2u+cであり、これは一般的に、符号に基づくコン
ステレーション切り替えに要求されるコンステレーショ
ンよりも小さいので、ピーク・パワーが減少する。M>
MminとなるようにMを選択すると、2KとMNとの間の差が
大きくなる。この場合、興味があることに、エネルギが
最少の2K個のリング・インデックスの組み合わせが有す
る平均全コストは小さくなる。したがって、最少コンス
テレーションよりも大きなコンステレーションによるシ
ェル・マッピング・アルゴリズムを用いれば、コンステ
レーションの拡張を犠牲にすることによって、平均コス
ト(シェーピング(shaping)利得)を減少させること
ができる。
N個の要素から成る集合{m1,m2,・・・、MN}との間
で、1−1マッピングを確立する。このマッピングは参
照テーブルを用いて行われるが、かかるマッピング・テ
ーブルは実用化には大きすぎることが多い。代わりに、
以下に記載するようなシェル・マッピング技術のよう
な、効率的なマッピング・アルゴリズムを用いてマッピ
ングを行うことができる。
*B/Sが常にBおよびSの全ての可能な組み合わせに対
して整数となるような、合理的に小さなNを選択するこ
とは困難であることが多い。1つの手法は、全ての場合
についてNを固定することであるが、これには、フレー
ム当たり分数ビットを送信することが場合によっては必
要となる。
なるように選択される。J−1ビットがいくつかのフレ
ームで送信され、Jビットが残りのフレームで送信され
ることにより、フレーム当たりQビットの平均レートが
達成される。従来、このためには、フレーム間でコンス
テレーションの切り替えを行う必要があった。本発明の
方式を用いれば、かかるコンステレーションの切り替え
を回避することができる。
即ち、入来するデータについての、フレーム当たりのビ
ット数を表わす。本発明の鍵は、Jビット/フレームを
マッピングするのに適した1つの信号コンステレーショ
ンのみを選択することである。即ち、1つの信号コンス
テレーションがN個の符号当たり少なくとも2J通りの可
能な信号点の組み合わせを有する、即ち、符号当たりJ/
Nビットの送信を可能にするのである。データを信号点
にフレーム・マッピングすることにより、送信されるデ
ータ・フレームにおいて、Jビット最上位ビット(MS
B)がゼロに等しい場合、N個の信号点による2J-1通り
の最少エネルギの組み合わせの中から1つが選択され
る。J−1ビットのみを有するフレームでは、MSB位置
にゼロを挿入し、J−1ビットのフレームがJビットを
含むようにする。本フレーム・マッピング方式は、全て
のデータ・フレームに対して同一であるので、コンステ
レーションの切り替えを利用して分数ビット/フレーム
・レートのマッピングを行う場合よりも、確実に構成の
複雑性を低減することができる。Nの典型的な値は2以
上の整数である。この方式は、4以上のフレーム・サイ
ズに特に有用である。
場合、本発明はコンステレーションの拡張を最少に抑え
ると共に平均信号パワーの低下に非常に効果がある。
ェル・マッピング技術の一例によって、フレーム・サイ
ズがN=8で、4D/16状態ウエイ・コード(Wei code)
であるトレリス・コード(trellis code)のためのシェ
ル・マッピングの実施について記載する。
ウンガーベック集合分割原理(Ungerboeck set partiti
oning principles)にしたがって、4つのサブセット
B0,B1,B2,B3に分割する。Bを更にM個の等しい大きさ
の「リング」に分割する。ここでリング0は各サブセッ
トからの2u個の最少エネルギ点を含み、リング1は次に
低い最少エネルギ点を含むというように、リングM−1
まで分割する。その結果、上述のように、L=M*2u+2
となる。
入力ビットがある場合、Iビットの内12入力ビットを4D
/16状態エンコーダの入力として用い、更に、8uビット
(uは整数)を無コード化ビット(uncoded bit)とし
て用いる。エンコードの後、4ビットの冗長ビットを付
加し、合計でJ=1+4ビットとなるようにする。第2
図の番号200の当技術では公知のシェル・マッパのブロ
ック図に示すように、JビットからK=J−8(u+
2)ビットをシェル・マッパ(202)への入力として用
いて、リング・ラベル{m1,m2,...,m8}を選択する。差
動エンコーディング(differential encoding)機能を
含むウエイ・コーダ(204)からの1符号に付き2ビッ
トがサブセットBjを選択し、残りの符号当たりuビット
が信号点マップ(206)の選択されたリングにおける信
号点を選択する。複雑性を制限するために、整数uの選
択は、Kをできるだけ大きくするが、所定の限度Kmax以
下となるように行う。
マッピングにおいて非常に重要である。まず、コストを
各リングに割り当てる。典型的にi番目のリングのコス
トc(i)はそのラベルiに等しい。リングの組み合わ
せの全コストは、個々のリングのコストの和となる。M8
通りのリングの組み合わせがあるが、2K<M8通りの入力
ビットの組み合わせのみを用いる。シェル・マッパ(30
2)は、平均コストを最少化するために、全コストが最
も少ない2K通りの組み合わせを選択する。
すると、以下の式で表される。
表わす。即ち、0≦i≦M−1の場合a1(i)=1であ
り、その他の場合a1(i)=0である。同様に、G
2j(z)を2j通りのリングの組み合わせ(j=1,2また
は3)のコストの発生関数とすると、次の式で表され
る。
み合わせの数として定義される。
モリに記憶されている場合、以下のステップが用いられ
る。
X≦2K-1)として表わす。
(M−1))を検出する。これは、z8(i)のテーブル
全体を二進検索することによって行うことができる。値
C8は、(m1,m2,...,m8)の全コストである。
ここで、0≦R8≦g8(C8)−1である。次に、以下のよ
うにして、C8およびR8を用いて(m1,m2,...,m8)を決定
する。
ぞれ、(m1,m2,m3,m4)および(m5,m6,m7,m8)の全コス
トである。C41+C42=C8なので、以下の組み合わせが得
られる。
8−1),...,が、以下の式にしたがってR8から減算され
る場合、 R8=R8−a4(s)a4(C8−s),s=0,1,..,C8 多くともC8+1回の繰り返しの内に、R8が負になる
(FIRフィルタリングと同様)。R8<0となった時、s
の値がC41として記録され、更にC8−sがC42として指定
される。C41およびC42は、それぞれ、4個の要素から成
る集合(m1,m2,m3,m4)および(m5,m6,m7,m8)のコスト
を表わす。次に、最終項a4(C41)a4(C42)をR8に加算
し、新たな剰余R4(0≦R4≦a4(C41)a4(C42)−1)
を得る。R4は以下のように表される。
4(C42)−1である。R41およびR42は、R4をa4(C41)
で除算することによって得られる。商がR42であり、余
りがR41(=R4−R42a4(C41))である。
(m1,m2,m3,m4)を得るために、C41を2つの成分C211,C
212に分割する。これらは、それぞれ、2個の要素から
成る集合(m1,m2)および(m3,m4)のコストである。
で、上述の手順を用いることができる。即ち、R41が負
になるまで(多くともC41+1回の繰り返しの内に)、 R41=R41−a2(j)a2(C41−j),j=0,1,...,C41 にしたがって、R41から畳み込み項a2(0)a2(C41),a
2(1)a2(C41−1),...を連続的に減算する。次に、
jおよびC41−jの値を、それぞれ、C211およびC212と
して、即ち、対(m1,m2)および(m3,m4)のコストとし
て記録する。
な剰余R21(0≦R21≦a2(C211)a2(c212)−1)を得
る。R21は以下の形式で表わされる。
a2(C212)−1である。量R211,R212は、前述のよう
に、R21をa2(C211)で除算することによって得られ
る。
である。即ち、a1(i)=1、0≦i≦M−1であるの
で: (a)C211≦M−1であれば、m1=R211、およびm2=C
211−R211となり、 (b)M−1<C211≦2(M−1)であれば、m1=C211
−(M−1)+R211、およびm2=M−1=R211となり、 (c)C211≦M−1であれば、m3=R212、およびm4=C
212−R212となり、 (d)M−1<C212≦2(M−1)であれば、m3=C212
−(M−1)+R212、およびm4=M−1−R212となるこ
とは明確である。
m8)は、R42およびC42から得ることができる。
受信された8個の要素から成る集合(m1,m2,...,m8)か
ら個々に復元される。デコーダの動作は、エンコーダの
それから容易に得られる。
シェル・マッピング用に構成された四次元/16状態エン
コーダのブロック図である。本実施例のシェル・マッピ
ングは本発明のシェル・マッピング部分に好適なもので
あり、畳み込みエンコーダ(302,304,306,308)からの
符号当たり2ビットによって、サブセットA,B,Cまたは
Dを選択する。次に、シェル・マッパ310は、8個の符
号から成るフレーム毎にKビットを用いて、リングを選
択するための8個のリング・インデックスを発生すると
共に、符号毎に残りのuビットで、選択されたリング内
の適切なサブセットにおける信号点を選択する。
方法の一実施例のステップを示すフロー・チャートであ
る。このフレーム・マッピング方法は、N個の符号のデ
ータ・フレームのマッピングに用いられるものであり、
Nは所定の整数である。第1ステップ(402)では、各
フレームについてある数のビットを、J−1,Jの一方と
なるように選択する。ここで、JはJ−1<Q≦Jとな
るような整数、またQ=N*B/S、Bは所定ビット・レ
ート、Sは所定符号レートである。次に、J−1ビット
のフレームにおいて、最上位ビット(MSB)位置にゼロ
を挿入する(404)。N個の符号当たり少なくとも2J通
りの可能な信号の組み合わせを有する、信号コンステレ
ーションを選択する(406)。次に、MSB=0の場合、2
J-1通りのN個の点の最少エネルギの組み合わせが信号
コンステレーションから選択され、平均エネルギを最少
化するように、フレーム・ビットをマッピングする(40
8)。Qが整数の時、Q=Jとなり、全てのフレームは
Jビットを有することに注意されたい。したがって、こ
のマッピングでは、フレームあたり整数ビットだけ従来
のフレーム・マッピングよりも少ない。
J−N*vビットをシェル・マッピングに用い、0から
M−1の範囲のN個のリング・インデックスを発生す
る。各符号において、これらリング・インデックスの1
つを用いて、信号コンステレーション中のM個のリング
から1つを選択し、vビット(V≧0,整数)を用いて、
そのリング内の2v個の点の1つを選択する。vビットの
内、cビット(C≧0,整数)は畳み込みエンコーダの出
力であるコーディング・ビットであり、2c個のサブセッ
トから1つを選択するために用いられる。また、残りの
u=v−cビット(u≧0、整数)を用いて、選択され
たリング内の選択されたサブセット中にある2u個の点か
ら1つを選択する。
式の複雑性が増大することになる。Kは常にKmax以下に
制限される。Kmaxの典型的な値は、15または31である。
Jが大きい場合、大きなuを選択することにより、Kを
Kmax以下に保持する。したがって、BがL=M*2u+c個
の点を有する二次元信号コンステレーションの場合(M
は2K/N≦Mとなっるような整数)、Mminが整数Mの最
少値として定義される。Mは、M>Mminとなってシェー
ピング利得が増大するように選択されると共に、M=M
minとなって最少のコンステレーション・サイズが得ら
れるように選択される。Mに異なる値を選択することに
よって、シェーピング利得とコンステレーション・サイ
ズとの間の妥協案(trade off)が得られる。
・レートとなっている。フレーム・マッピング方法がシ
ェル・マッピングの時、信号コンステレーションを、各
々2v(vはv≧0を満たす所定の整数)個の点を有す
る、M個の等しいサイズのリングに分割する。本実施例
では、各フレームのビット数は、J−1およびJの一方
である。J−1がフレーム内のビット数である場合、K
−1(KはK=J−N*vを満たす所定の整数)ビット
をMSBとしてのゼロと共に用いてシェル・マッピングを
行い、0からM−1(Mは整数)の範囲のN個のリング
・インデックスを得て、シェル・マッピングにおいて得
られるN個のリング・インデックスの平均和が最少とな
るようにすることにより、平均信号パワーを最少に抑え
る。Jがフレーム内のビット数である場合、Kビットを
シェル・マッピングに用いてN個のリング・インデック
スを得る。
・マッピング装置のブロック図である。このフレーム・
マッピング装置は、コンステレーションの切り替えを行
わずに、フレーム当たり分数ビットを送信できるよう
に、N個の符号のデータ・フレーム(Nは所定の整数)
をマッピングするものであり、フレーム選択器(50
2)、ゼロ挿入部(504)、および信号コンステレーショ
ン選択器/マッパ(506)を含む。フレーム選択器(50
2)は、データを受け取るように動作可能に結合され、
各フレームのビット数がJ−1,Jの一方となるように選
択する。ここで、JはJ−1<Q≦Jとなるような整数
であり、QはQ=N*B/S、Bは所定のビット・レー
ト、およびSは所定の符号レートである。ゼロ挿入部
(504)はフレーム選択器(502)に動作可能に結合さ
れ、J−1ビットのフレームの最上位(MSB)位置にゼ
ロを挿入する。信号コンステレーション選択器/マッパ
(506)はゼロ挿入部(504)に動作可能に結合され、N
個の符号当たり少なくとも2J通りの可能な信号の組み合
わせを有する信号コンステレーションを選択すると共
に、MSB=0の場合に、信号コンステレーションから2
J-1通りの最少エネルギのN点の組み合わせから1つを
選択し、平均エネルギが最少となるようにする。このフ
レーム・マッピング装置は、上述のフレーム・マッピン
グ方法にしたがって動作する。
明から逸脱することなく多くの変更や修正が可能である
ことは、当業者には明白であろう。したがって、かかる
変更や修正は全て、添付した特許請求の範囲に規定され
た本発明の精神および範囲内に含まれることを意図する
ものである。
Claims (4)
- 【請求項1】コンステレーションの切り替えを行わず
に、1フレーム当たり分数ビットを送信できるように、
N個の符号のデータ・フレーム(Nは所定の整数(N>
1))をマッピングするフレーム・マッピング方法であ
って、 A)各フレームについて、ビット数をJ−1及びJのう
ちの1つとなるように選択するステップであって、Jは
J−1<Q≦Jとなるような整数であり、Q=N*B/S
であり、Bは所定ビット・レートであり、Sは所定符号
レートである、前記選択するステップと、 B)J−1ビットのフレームの最上位ビット(MSB)位
置にゼロを挿入するステップと、 C)N個の符号当たり2J通りの可能な信号の組み合わせ
を有する信号コンステレーションを選択するステップ
と、 D)MSB=0の場合、最小平均エネルギを有する2J-1通
りのN点の組み合わせのうちの1つが前記信号コンステ
レーションから選択されるように、フレーム・ビットを
マッピングするステップと を備えるフレーム・マッピング方法。 - 【請求項2】A)前記フレーム・マッピング方法がシェ
ル・マッピングであり、 B)前記信号コンステレーションを、各々2v(vはv≧
0を満たす所定の整数)個の点を有する、M個の等しい
サイズのリングに分割し、 C)前記各フレーム内のビット数は、J−1及びJのう
ちの1つであり、 D)J−1が前記フレーム内のビット数の場合、K−1
(K=J−N*v)ビットをMSBとしてのゼロと共にシ
ェル・マッピングのために用いて、シェル・マッピング
において得られたN個のリング・インデックスの平均和
が最小となるように、0からM−1(Mは整数)までの
範囲のN個のリング・インデックスを得ることにより平
均信号パワーを最小化し、 E)Jが前記フレーム内のビット数である場合、Kビッ
トをシェル・マッピングのために用いてN個のリング・
インデックスを得る 請求項1記載のフレーム・マッピング方法。 - 【請求項3】コンステレーションの切り替えを行わず
に、1フレーム当たり分数ビットを送信できるように、
N個の符号のデータ・フレーム(Nは所定の整数(N>
1))をマッピングするフレーム・マッピング装置であ
って、 A)データを受信するように動作可能に結合され、デー
タの各フレームについて、ビット数をJ−1及びJのう
ちの1つとなるように選択するフレーム選択器であっ
て、JはJ−1<Q≦Jとなるような整数であり、Q=
N*B/Sであり、Bは所定ビット・レートであり、Sは
所定符号レートである、前記フレーム選択器と、 B)前記フレーム選択器に動作可能に結合され、J−1
ビットのフレームの最上位ビット(MSB)位置にゼロを
挿入するゼロ挿入部と、 C)前記ゼロ挿入部に動作可能に結合され、N個の符号
当たり少なくとも2J通りの可能な信号の組み合わせを有
する信号コンステレーションを選択し、MSB=0の場合
に、最小平均エネルギを有する2J-1通りのN点の組み合
わせのうちの1つが前記信号コンステレーションから選
択されるように、フレーム・ビットをマッピングする信
号コンステレーション選択器/マッパと を備えるフレーム・マッピング装置。 - 【請求項4】A)前記フレーム・マッピング装置がシェ
ル・マッパであり、 B)前記信号コンステレーションを、各々2v(vはv≧
0を満たす所定の整数)個の点を有する、M個の等しい
サイズのリングに分割し、 C)各フレーム内のビット数が、J−1及びJのうちの
1つであり、 D)J−1が前記フレーム内のビット数の場合、K−1
(KはK=J−N*vを満たす整数)ビットをMSBとし
てのゼロと共にシェル・マッピングのために用いて、シ
ェル・マッピングにおいて得られたN個のリング・イン
デックスの平均和が最小となるように、0からM−1
(Mは整数)までの範囲のN個のリング・インデックス
を得ることにより平均信号パワーを最小化し、 E)Jが前記フレーム内のビット数である場合、Kビッ
トをシェル・マッピングのために用いてN個のリング・
インデックスを得る 請求項3記載のフレーム・マッピング装置。
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