KR100480581B1 - Method for activating electrodes of capacitor in a manufacturing process of a semiconductor device comprising the capacitor on bit line - Google Patents

Method for activating electrodes of capacitor in a manufacturing process of a semiconductor device comprising the capacitor on bit line Download PDF

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Abstract

본 발명은 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법으로서, 콥 구조의 커패시터가 형성된 결과물을 2차에 걸쳐 어닐링하는 방법을 제공한다. 상기 2차에 걸친 어닐링은 서로 다른 어닐링 시설을 사용하여 실시할 수도 있지만, 인-시츄공정으로 실시할 수도 있다.The present invention provides a method of electrode activation of a capacitor in a manufacturing process of a semiconductor device having a COB capacitor, and a method of annealing a resultant in which a capacitor having a COB structure is formed on a secondary basis. The second annealing may be carried out using different annealing facilities, but may be carried out in an in-situ process.

본 발명에서 제공하는 방법으로 콥 구조의 커패시터가 형성된 결과물을 어닐링함으로써 비트라인 특히, 텅스텐층으로 형성된 비트라인에 리프팅과 같은 바람직하지 않은 결과가 나타나는 것을 방지함과 아울러, 상기 커패시터의 상, 하부 전극에 도핑된 불순물을 활성화시켜 상기 전극들의 저항을 낮출 수 있다.By annealing the resultant material in which the cob structure capacitor is formed by the method provided by the present invention, an undesirable result such as lifting is prevented from occurring on the bit line, in particular, the bit line formed of the tungsten layer, and the upper and lower electrodes of the capacitor The resistance of the electrodes may be lowered by activating the doped impurities.

Description

콥(ＣＯＢ)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법{Method for activating electrodes of capacitor in a manufacturing process of a semiconductor device comprising the capacitor on bit line}Method for activating electrodes of capacitor in a manufacturing process of a semiconductor device comprising the capacitor on bit line}

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for activating an electrode of a capacitor in a manufacturing process of a semiconductor device including a capacitor having a COB structure.

최근의 반도체 산업의 추세는 반도체 장치의 고집적화와 그에 사용되는 웨이퍼의 대구경화이다.The recent trend of the semiconductor industry is the high integration of semiconductor devices and the large diameter of wafers used therein.

반도체 장치의 고집적화는 반도체 장치를 구성하는 많은 반도체 소자들이 전 보다 좁은 영역에 형성될 것을 요구하고 있다. 이러한 상황변화에 대처하기 위해 다양한 방법이 제시되고 있다. 예컨대 커패시터의 경우, 고집적화에 따라 형성되는 영역이 좁아지는 경우 그 결과는 커패시턴스의 감소로 나타난다.High integration of semiconductor devices requires that many semiconductor elements constituting the semiconductor device be formed in a narrower area than before. Various methods are proposed to cope with this situation change. For example, in the case of a capacitor, when the area formed due to high integration becomes narrow, the result is a reduction in capacitance.

그런데, 반도체 장치가 고집적화된다고 해서 커패시터의 커패시턴스가 작아지는 일은 거의 없다. 오히려 반도체 장치가 고집적화와 함께 커패시터의 용량 증가를 요구하고 있다. 이를 위해, 종래 기술은 반도체 장치의 제조공정중 비트라인이 커패시터의 전극 아래에 형성된 콥(Capacitor On Bitline) 구조의 커패시터를 제시하고 있다.By the way, since the semiconductor device is highly integrated, the capacitance of the capacitor rarely decreases. Rather, semiconductor devices require higher integration and increased capacitor capacity. To this end, the prior art proposes a capacitor having a Cop (Capacitor On Bitline) structure in which a bit line is formed under an electrode of a capacitor during a manufacturing process of a semiconductor device.

비트라인을 커패시터의 아래에 형성함으로써 커패시터를 형성한 후 비트라인을 형성할 때 보다 커패시터의 형성마진이 넓어진다. 콥 구조의 커패시터를 형성하는 경우, 비트라인의 저항은 낮아야 한다. 따라서, 비트라인 형성용 재료로서 텅스텐이 널리 사용된다. 그런데 문제는 후속 커패시터 형성공정에서 커패시터의 전극에 가하는 열 버젯(budget)에 의해 텅스텐으로 형성된 비트라인이 리프팅(lifting)된다는 것이다. 그렇다고 통상 도핑된 폴리실리콘층으로 형성되는 커패시터의 상, 하부 전극에 대한 열 버젯을 실시하지 않을 경우, 전극에 도핑된 도전성 불순물이 제대로 활성되지 않아 전극의 저항이 높아진다. 따라서 전극으로서 제 역할을 하지 못하게 되는 문제가 발생된다.By forming the bit line under the capacitor, the formation margin of the capacitor is wider than that of forming the bit line after forming the capacitor. When forming a cobb structure capacitor, the resistance of the bit line should be low. Therefore, tungsten is widely used as a material for forming bit lines. However, the problem is that the bit line formed of tungsten is lifted by a thermal budget applied to the electrode of the capacitor in a subsequent capacitor formation process. However, when the thermal budget is not applied to the upper and lower electrodes of the capacitor formed of the doped polysilicon layer, the conductive impurities doped in the electrode are not activated properly, thereby increasing the resistance of the electrode. Therefore, a problem arises in that it does not function as an electrode.

따라서 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해소하기 위한 것으로서, 커패시터의 전극 형성후 실시되는 전극의 활성을 위한 열 버젯에 의해 기 형성된 비트라인에 바람직하지 않은 결과가 초래되는 것을 방지할 수 있는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법을 제공함에 있다. Therefore, the technical problem to be achieved by the present invention is to solve such a problem, which can prevent an undesirable result from the bit line formed by the thermal budget for the activation of the electrode performed after the electrode formation of the capacitor. The present invention provides a method for activating an electrode of a capacitor in a manufacturing process of a semiconductor device having a capacitor having a COB structure.

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법은 다음과 같이 실시한다.In order to achieve the above technical problem, a method of activating an electrode of a capacitor in a manufacturing process of a semiconductor device having a capacitor having a COB structure according to the present invention is performed as follows.

먼저, (a) 반도체 기판 상에 비트라인을 형성한다. (b) 상기 비트라인이 형성된 결과물 전면에 층간절연막을 형성한다. (c) 상기 층간절연막에 상기 반도체 기판을 노출시키는 콘택홀을 형성한다. (d) 상기 콘택홀을 채우는 하부 전극을 상기 층간절연막 상에 형성한다. (e) 상기 도전층 패턴의 전면에 유전막과 상부 전극을 순차적으로 형성한다. (f) 상기 결과물을 1차 어닐링한다. (g) 상기 1차 어닐링한 결과물을 2차 어닐링한다.First, (a) a bit line is formed on a semiconductor substrate. (b) An interlayer insulating film is formed over the entire surface of the resultant bit line. (c) A contact hole for exposing the semiconductor substrate is formed in the interlayer insulating film. (d) A lower electrode filling the contact hole is formed on the interlayer insulating film. (e) A dielectric film and an upper electrode are sequentially formed on the entire surface of the conductive layer pattern. (f) The resultant is first annealed. (g) The secondary annealing of the primary annealed product.

이 과정에서 상기 비트라인은 텅스텐층으로 형성한다.In this process, the bit line is formed of a tungsten layer.

그리고 상기 비트라인이 형성된 결과물 전면에 형성되는 상기 층간절연막은 언 도우프트 실리케이트 클래스(Undoped Silicate Glass, 이하 USG라 한다)막으로 형성한다.The interlayer insulating layer formed on the entire surface of the resultant bit line is formed of an undoped silicate class (hereinafter referred to as USG) film.

또한, 상기 유전막은 ONO(Oxide Nitride Oxide)막으로 형성하고, 상기 상, 하부 전극은 도핑된 폴리 실리콘층으로 형성한다. 상기 도핑물질은 인(P)을 사용한다.The dielectric layer may be formed of an oxide nitride oxide (ONO) layer, and the upper and lower electrodes may be formed of a doped polysilicon layer. The doping material uses phosphorus (P).

또한, 상기 1차 어닐링은 노(furnace)를 사용하여 실시한다. 이때, 어닐링은 800℃이하의 온도, 바람직하게 750℃정도의 온도에서 실시한다. 상기 1차 어닐링 시간은 10분∼ 100분, 바람직하게 30분정도 실시한다. 상기 1차 어닐링시 온도 상승률은 20℃/분 이하가 되게 하고, 온도 하강률은 5℃/분 이하가 되게 한다.The primary annealing is also carried out using a furnace. At this time, the annealing is carried out at a temperature of 800 ℃ or less, preferably at a temperature of about 750 ℃. The primary annealing time is carried out for 10 to 100 minutes, preferably about 30 minutes. The temperature increase rate during the first annealing is to be 20 ℃ / min or less, and the temperature drop rate is 5 ℃ / min or less.

상기 2차 어닐링은 급속 열 어닐링(Rapid Thermal Annealling, 이하, RTA라 한다)방식을 사용하여 실시한다. 이때, 상기 2차 어닐링은 800℃이상, 바람직하게 850℃∼950℃ 정도의 온도로 실시한다.The secondary annealing is performed using a rapid thermal annealing (hereinafter referred to as RTA) method. At this time, the secondary annealing is carried out at a temperature of 800 ℃ or more, preferably 850 ℃ to 950 ℃.

또한, 상기 2차 어닐링은 상기 온도에서 10초∼ 100초, 바람직하게 약 30초 동안 실시한다.In addition, the secondary annealing is carried out at the temperature for 10 seconds to 100 seconds, preferably about 30 seconds.

상기 2차 어닐링에서 온도 상승률과 온도 하강률은 모두 1∼100℃/초 정도가 되게 한다.In the secondary annealing, both the temperature rising rate and the temperature falling rate are about 1 to 100 ° C / sec.

본 발명의 다른 실시예에 의하면, 상기 1차 및 2차 어닐링은 인-시츄(in-situ)공정으로 실시한다.According to another embodiment of the present invention, the primary and secondary annealing is performed in an in-situ process.

본 발명은 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법으로서, 콥 구조의 커패시터가 형성된 결과물을 2차에 걸쳐 어닐링하는 방법을 제공한다. 상기 2차에 걸친 어닐링은 서로 다른 어닐링 시설을 사용하여 실시할 수도 있지만, 인-시츄공정으로 실시할 수도 있다.The present invention provides a method of electrode activation of a capacitor in a manufacturing process of a semiconductor device having a COB capacitor, and a method of annealing a resultant in which a capacitor having a COB structure is formed on a secondary basis. The second annealing may be carried out using different annealing facilities, but may be carried out in an in-situ process.

본 발명에서 제공하는 방법으로 콥 구조의 커패시터가 형성된 결과물을 어닐링함으로써 비트라인 특히, 텅스텐층으로 형성된 비트라인에 리프팅과 같은 바람직하지 않은 결과가 나타나는 것을 방지함과 아울러, 상기 커패시터의 상, 하부 전극에 도핑된 불순물을 활성화시켜 상기 전극들의 저항을 낮출 수 있다.By annealing the resultant material in which the cob structure capacitor is formed by the method provided by the present invention, an undesirable result such as lifting is prevented from occurring on the bit line, in particular, the bit line formed of the tungsten layer, and the upper and lower electrodes of the capacitor The resistance of the electrodes may be lowered by activating the doped impurities.

이하, 본 발명의 실시예에 의한 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a method of activating an electrode of a capacitor in a manufacturing process of a semiconductor device having a COB structure capacitor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be directly on top of the other layer or substrate, with a third layer intervening therebetween.

첨부된 도면들 중, 도 1은 본 발명의 실시예에 의한 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법을 단계별로 나타낸 블록도이다. 1 is a block diagram illustrating a step-by-step method of activating a capacitor in a manufacturing process of a semiconductor device having a COB capacitor according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 의한 커패시터 전극 활성화 방법에 따라 활성화하고자 하는 콥(COB)구조의 커패시터의 단면도이다.2 is a cross-sectional view of a capacitor having a COB structure to be activated in accordance with a capacitor electrode activation method according to an embodiment of the present invention.

도 1을 참조하면, 콥 구조의 커패시터에서 커패시터의 전극을 활성화하는 방법은 제1 내지 제3 단계(30, 32, 34)로 크게 나눌 수 있다. 상기 제1 단계(30)는 커패시터를 형성하는 단계로서 구체적으로 콥 구조의 커패시터를 형성하는 단계이다. 그리고, 상기 제2 및 제3 단계(32, 34)는 각각 상기 제1 단계(30)에서 형성한 콥 구조의 커패시터를 1차 및 2차 어닐링하는 단계이다. Referring to FIG. 1, a method of activating an electrode of a capacitor in a capacitor having a cobb structure may be roughly divided into first to third steps 30, 32, and 34. The first step 30 is a step of forming a capacitor, specifically, a step of forming a capacitor having a cobb structure. In addition, the second and third steps 32 and 34 are steps of primary and secondary annealing, respectively, of the cobb structure capacitor formed in the first step 30.

상기 제1 단계(30)의 콥 구조의 커패시터 형성단계는 도 2를 참조함으로써 더욱 명백해진다.The formation of the capacitor of the cobb structure of the first step 30 becomes more apparent by referring to FIG.

구체적으로, 반도체 기판(40)을 필드영역과 활성영역으로 한정한다. 상기 필드영역에 필드 산화막을 형성한다. 상기 활성영역에 게이트 전극과 그 스페이서등으로 이루어지는 게이트 적층물(42)을 형성한다. 이러한 결과물의 전면에 제1 층간절연막(44)을 형성한다. 상기 제1 층간절연막(44)의 전면을 평탄화한 후, 상기 제1 층간절연막(44)에 상기 게이트 적층물(42) 사이의 활성영역을 노출시키는 제1 콘택홀(46)을 형성한다. 상기 제1 층간절연막(44)의 상에 상기 제1 콘택홀(46)을 채우는 제1 도전층(48)을 형성한다. 상기 제1 도전층(48)은 텅스텐층으로 형성한다. 상기 제1 도전층(48)은 비트라인이다. 상기 제1 도전층(48)이 형성된 결과물 전면에 제2 층간절연막(50)을 형성한다. 상기 제2 층간절연막(50)의 형성에 사용하는 재질로서 형성 후 평탄화를 위한 리플로우(reflow) 공정을 필요로하지 않는 절연성 물질막, 예컨대 USG막을 사용한다.Specifically, the semiconductor substrate 40 is limited to a field region and an active region. A field oxide film is formed in the field region. A gate stack 42 including a gate electrode, a spacer thereof, and the like is formed in the active region. The first interlayer insulating film 44 is formed on the entire surface of the resultant product. After planarizing the entire surface of the first interlayer insulating layer 44, a first contact hole 46 is formed in the first interlayer insulating layer 44 to expose an active region between the gate stacks 42. A first conductive layer 48 filling the first contact hole 46 is formed on the first interlayer insulating layer 44. The first conductive layer 48 is formed of a tungsten layer. The first conductive layer 48 is a bit line. A second interlayer insulating film 50 is formed on the entire surface of the resultant product on which the first conductive layer 48 is formed. As a material for forming the second interlayer insulating film 50, an insulating material film, such as a USG film, which does not require a reflow process for planarization after forming, is used.

상기 제1 및 제2 층간절연막(44, 50)으로 이루어지는 적층물(52)에 상기 반도체 기판(40)의 활성영역을 노출시키는 제2 콘택홀(54)을 형성한다. 상기 제2 층간절연막(50) 상에 상기 제2 콘택홀(54)을 채우는 제2 도전층 패턴(56)을 형성한다. 상기 제2 도전층 패턴(56)은 도핑된 실리콘층으로 형성한다. 이때, 도핑물질로 인(P)을 사용한다. 상기 제2 도전층 패턴(56)은 커패시터의 하부전극이다. 상기 제2 도전층 패턴(56)이 형성된 결과물 전면에 유전막(58)과 제3 도전층(60)을 순차적으로 형성한다. 이때, 상기 유전막(58)은 NO막 또는 ONO막으로 형성한다. 그리고 상기 제3 도전층(60)은 도핑된 즉, 인 도핑된 실리콘층으로 형성한다. 상기 제3 도전층(60)은 커패시터의 상부전극이다. 상기 제3 도전층(60)이 형성된 결과물 전면에 제3 층간절연막(62)을 형성한 다음 평탄화한다.A second contact hole 54 exposing an active region of the semiconductor substrate 40 is formed in the stack 52 formed of the first and second interlayer insulating films 44 and 50. A second conductive layer pattern 56 filling the second contact hole 54 is formed on the second interlayer insulating layer 50. The second conductive layer pattern 56 is formed of a doped silicon layer. At this time, phosphorus (P) is used as the doping material. The second conductive layer pattern 56 is a lower electrode of the capacitor. The dielectric layer 58 and the third conductive layer 60 are sequentially formed on the entire surface of the resultant product on which the second conductive layer pattern 56 is formed. In this case, the dielectric film 58 is formed of an NO film or an ONO film. The third conductive layer 60 is formed of a doped silicon layer doped with phosphorus. The third conductive layer 60 is an upper electrode of the capacitor. A third interlayer insulating film 62 is formed on the entire surface of the resultant product on which the third conductive layer 60 is formed, and then planarized.

이와 같이, 콥 구조의 커패시터를 형성한 다음 상기 비트라인으로 사용되는 상기 제1 도전층(48)에 바람직하지 않은 결과, 예컨대 상기 제1 도전층(48)이 리프팅되는 결과를 초래함이 없이 상기 커패시터의 상, 하부 전극인 상기 제2 도전층 패턴(56) 및 제3 도전층(62)에 도핑된 도전성 불순물을 활성화시키기 위한 상기 제2 및 제3 단계(32, 34)을 진행한다.As such, forming a cobb structured capacitor and then undesirably causing the first conductive layer 48 to be used as the bit line, such as without lifting the first conductive layer 48, results in the The second and third steps 32 and 34 are performed to activate conductive impurities doped in the second conductive layer pattern 56 and the third conductive layer 62 which are upper and lower electrodes of the capacitor.

상기 커패시터 전극을 활성화시키기 위한 공정은 다음의 실험예를 참조함으로써 더욱 명백해진다.The process for activating the capacitor electrode is made clear by referring to the following experimental example.

<실험예>Experimental Example

본 실험에서 상기 콥 구조 커패시터의 하부전극과 상부전극으로 형성된 상기 제2 도전층 패턴(56)과 상기 제3 도전층(62)으로서 인(P) 도핑된 실리콘층을 형성하였다. 이때, 상기 도핑된 실리콘층은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition)방식을 이용하여 2,000Å정도의 두께로 형성하였다. 또한, 상기 도핑된 실리콘층은 530℃정도의 온도와 0.7토르(torr)정도의 압력을 유지한 상태에서 500SCCM(Standard Cubic CM)정도의 실란(SiH4)가스와 50SCCM정도의 0.8% PH3/N2 가스를 주입하여 형성하였다.In the present experiment, the silicon layer doped with phosphorus (P) was formed as the second conductive layer pattern 56 and the third conductive layer 62 formed of the lower electrode and the upper electrode of the cobb structure capacitor. At this time, the doped silicon layer was formed to a thickness of about 2,000 kPa using a low pressure chemical vapor deposition (Low Pressure Chemical Vapor Deposition) method. In addition, the doped silicon layer is a silane (SiH 4 ) gas of about 500 SCCM (Standard Cubic CM) and 0.8% PH 3 / 50SCCM while maintaining a temperature of about 530 ℃ and pressure about 0.7 torr (torr) It was formed by injecting N 2 gas.

이와 같이, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2,000Å정도 두께의 도핑된 실리콘층으로 형성한 다음 어닐링에 따른 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항(Sheet Resistannce, Rs(Ω/㎠))을 측정하였다.As such, the second conductive layer pattern 56 and the third conductive layer 62 are formed of a doped silicon layer having a thickness of about 2,000 kV, and then the second conductive layer pattern 56 and the third conductive layer are subjected to annealing. The sheet resistance (Rs (R / cm 2)) of the layer 62 was measured.

아래의 표 1은 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 노(furnace)에서 어닐링하였을 때의 결과를 나타낸다.Table 1 below shows the results of annealing the second conductive layer pattern 56 and the third conductive layer 62 in a furnace.

조 건 Condition 700℃ 30분  700 ℃ 30 minutes 750℃ 30분 750 ℃ 30 minutes 800℃ 10분  800 ℃ 10 minutes 800℃ 30분 800 ℃ 30 minutes 800℃ 60분 800 ℃ 60 minutes 900℃ 30분  900 ℃ 30 minutes 900℃ 60분 900 ℃ 60 minutes 1000℃ 30분 1000 ℃ 30 minutes 1000℃ 60분 1000 ℃ 60 minutes Rs(Ω/㎠) Rs (Ω / ㎠) 49 49 45 45 42 42 41 41 40.6 40.6 37.7 37.7 37.2 37.2 36.6 36.6 36.3 36.3

상기 표 1을 참조하면, 상기 어닐링은 9회에 걸쳐 실시하였으며, 매회 어닐링 온도는 700℃∼1,000℃정도의 하였다. 또한, 어닐링 시간은 30분∼60분 사이에서 다르게 하였다.Referring to Table 1, the annealing was carried out nine times, each time the annealing temperature was about 700 ℃ to 1,000 ℃. The annealing time was varied between 30 minutes and 60 minutes.

상기 어닐링 결과, 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항값은 36.3Ω/㎠∼49Ω/㎠ 사이의 분포를 보였다. 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항의 최저 값은 1,000℃정도의 온도에서 약 60분 동안 어닐하였을 때였다. 그리고 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 최대 쉬트 저항 값은 700℃정도의 온도에서 약 30분 동안 어닐하였을 때였다.As a result of the annealing, the sheet resistance values of the second conductive layer pattern 56 and the third conductive layer 62 showed a distribution between 36.3 kW / cm 2 and 49 kW / cm 2. The minimum values of the sheet resistances of the second conductive layer pattern 56 and the third conductive layer 62 were when annealed at a temperature of about 1,000 ° C. for about 60 minutes. The maximum sheet resistance values of the second conductive layer pattern 56 and the third conductive layer 62 were when annealed at a temperature of about 700 ° C. for about 30 minutes.

아래의 표 2는 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 대한 어닐을 RTA방식을 사용하여 실시하였을 때의 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항 값(Rs) 분포를 나타낸다.Table 2 below shows the second conductive layer pattern 56 and the third conductive layer when the annealing of the second conductive layer pattern 56 and the third conductive layer 62 is performed using the RTA method. The sheet resistance value Rs distribution of 62) is shown.

조 건 Condition 850℃ 30초 850 ℃ 30 seconds 850℃ 60초  850 ℃ 60 seconds 850℃ 120초 850 ℃ 120 seconds 900℃ 30초 900 ℃ 30 seconds 900℃ 60초 900 ℃ 60 seconds 900℃ 120초 900 ℃ 120 seconds Rs(Ω/㎠) Rs (Ω / ㎠) 42 42 41 41 39.6 39.6 39.6 39.6 38.4 38.4 37.4 37.4

상기 표 2를 참조하면, 상기 RTA방식을 이용한 어닐링은 6회에 걸쳐 실시하였다. 이때, 매회의 어닐링은 850℃∼900℃정도의 온도에서 실시하였는데, 매회의 어닐링 온도는 30초∼120초사이에서 다르게 하였다.Referring to Table 2, annealing using the RTA method was performed six times. At this time, each annealing was performed at a temperature of about 850 ° C to 900 ° C, and the annealing temperature of each time was different from 30 seconds to 120 seconds.

상기 RTA방식을 이용하여 상기 제2 도전층 패턴(56)과 제3 도전층(62)이 형성된 결과물을 어닐링한 결과, 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항 값은 37.4(Ω/㎠)∼42(Ω/㎠)사이의 분포를 보였다. 이때, 최저 쉬트 저항값은 상기 어닐링을 900℃ 정도의 온도에서 약 120초 동안 실시하였을 때였다. 그리고 최대 쉬트 저항값은 상기 어닐링을 850℃정도의 온도에서 약 30초 동안 실시하였을 때였다.As a result of annealing the resultant product in which the second conductive layer pattern 56 and the third conductive layer 62 are formed using the RTA method, a sheet of the second conductive layer pattern 56 and the third conductive layer 62 is formed. The resistance value showed a distribution between 37.4 (kW / cm 2) and 42 (kW / cm 2). At this time, the minimum sheet resistance value was when the annealing was performed for about 120 seconds at a temperature of about 900 ℃. The maximum sheet resistance value was obtained when the annealing was performed at a temperature of about 850 ° C. for about 30 seconds.

상기 표 1 및 표 2를 참조하면, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 RTA방식을 이용하여 어닐링하였을 때나 상기 노에서 어닐링하였을 때 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항은 35Ω/㎠보다 큰 값이었다. 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 도핑된 도전성 불순물이 활성화되기 위해선 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항 값은 30Ω/㎠보다 작은 것이 바람직하다. 따라서, 상기 RTA방식을 이용하는 어닐링이나 상기 노를 이용한 어닐링을 단독으로 실시하는 어닐링으로 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 도핑된 도전성 불순물을 활성화시키기 어렵다는 것을 알 수 있었다.Referring to Tables 1 and 2, when the second conductive layer pattern 56 and the third conductive layer 62 are annealed using the RTA method or annealed in the furnace, the second conductive layer pattern 56 is annealed. ) And the third sheet resistance of the third conductive layer 62 were greater than 35 mW / cm 2. In order to activate the conductive impurities doped in the second conductive layer pattern 56 and the third conductive layer 62, sheet resistance values of the second conductive layer pattern 56 and the third conductive layer 62 are 30 kΩ / s. It is preferable that it is smaller than cm 2. Therefore, it can be seen that it is difficult to activate the conductive impurities doped in the second conductive layer pattern 56 and the third conductive layer 62 by annealing using the RTA method or annealing using the furnace alone. there was.

이에 따라 본 발명은 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 도핑된 도전성 불순물을 활성화시키기 위한 다른 방법으로 상기한 어느한 방식을 단독으로 사용하는 대신 상기한 두 방식을 결합한 어닐링을 실시하였다. 즉, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2차에 걸쳐 연속적으로 어닐링하였다. 먼저, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 상기 노에서 1차 어닐링한 다음 그 결과물을 상기 RTA방식을 이용하여 2차 어닐링하였다. 상기 1차 어닐링을 위해 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 800℃ 이하의 온도, 예컨대 750℃정도의 온도하에서 소정의 시간 동안, 예컨대 10분∼100분, 바람직하게 30분 정도 실시하였다. 이때, 온도 상승률은 약 20℃/분이 되도록 유지하였으며, 온도 하강률은 5℃/분이 되도록 유지하였다.Accordingly, the present invention uses the above two methods instead of using any of the above methods alone as another method for activating the conductive impurities doped in the second conductive layer pattern 56 and the third conductive layer 62. Combined annealing was performed. That is, the second conductive layer pattern 56 and the third conductive layer 62 are continuously annealed for two times. First, the second conductive layer pattern 56 and the third conductive layer 62 were first annealed in the furnace, and the resultant was secondly annealed using the RTA method. For the first annealing, the second conductive layer pattern 56 and the third conductive layer 62 are kept at a temperature of 800 ° C. or lower, for example, at a temperature of about 750 ° C. for a predetermined time, for example, 10 minutes to 100 minutes. About 30 minutes. At this time, the temperature rising rate was maintained to about 20 ℃ / min, the temperature drop rate was maintained to be 5 ℃ / min.

상기 2차 어닐링은 상기 1차 어닐링과 반대로 상기 1차 어닐링한 결과물을 800℃이상의 온도, 예컨대 850℃∼950℃, 바람직하게 약 900℃의 온도에서 소정의 시간동안, 예컨대 10초∼100초 동안, 바람직하게 약 30초 동안 실시하였다. 이때, 온도 상승률 및 온도 하강률은 약 1∼100℃/초 정도가 되도록 유지하였다.The secondary annealing is the reverse of the primary annealing in contrast to the primary annealing, the result of the primary annealing at a temperature of more than 800 ℃, such as 850 ℃ to 950 ℃, preferably about 900 ℃ for a predetermined time, for example 10 seconds to 100 seconds , Preferably for about 30 seconds. At this time, the temperature rising rate and the temperature decreasing rate were maintained at about 1 to 100 ° C / sec.

아래의 표 3은 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2차에 걸쳐 어닐링하기 위한 바람직한 조건과 이 조건에 따라 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 어닐링한 결과를 나타낸다.Table 3 below shows preferred conditions for annealing the second conductive layer pattern 56 and the third conductive layer 62 over the secondary and the second conductive layer pattern 56 and the third conductive layer according to the conditions. The result of annealing the layer 62 is shown.

조 건 Condition 700℃ 30분 + 900℃ 30초 700 ℃ 30 minutes + 900 ℃ 30 seconds 750℃ 30분 + 900℃ 30초  750 ° C 30 minutes + 900 ° C 30 seconds 800℃ 30분 + 900℃ 30초 800 ° C 30 minutes + 900 ° C 30 seconds Rs(Ω/㎠) Rs (Ω / ㎠) 35. 4 35. 4 28.8 28.8 28.0 28.0

상기 표 3을 참조하면, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2차에 걸쳐 어닐링한 결과, 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항(Rs)은 상기 1차 어닐링을 700℃에서 30분 동안 실시한 다음, 상기 2차 어닐링을 900℃에서 30초 동안 실시하였을 때 35.4 Ω/㎠로 최대가 되었다. 그리고 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항(Rs)이 최소인 경우는 상기 1차 어닐링을 800℃에서 30분 정도 실시하고, 상기 2차 어닐링을 900℃에서 30초 정도 실시한 경우로서 이때의 쉬트 저항(Rs)은 28.0 Ω/㎠ 정도였다.Referring to Table 3, when the second conductive layer pattern 56 and the third conductive layer 62 are annealed for two times, the second conductive layer pattern 56 and the third conductive layer 62 are annealed. The sheet resistance of Rs was maximized to 35.4 kW / cm 2 when the first annealing was performed at 700 ° C. for 30 minutes and then the second annealing was performed at 900 ° C. for 30 seconds. When the sheet resistance Rs of the second conductive layer pattern 56 and the third conductive layer 62 is minimum, the first annealing is performed at 800 ° C. for about 30 minutes, and the second annealing is performed at 900 ° C. The sheet resistance Rs at this time was about 28.0 mA / cm 2.

이와 같이, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2차에 걸쳐 어닐링하는 경우, 상기 제2 도전층 패턴(56)과 제3 도전층(62)의 쉬트 저항은 28.0∼35.4Ω/㎠정도의 분포를 보이는 것을 알 수 있다. 이 정도의 쉬트 저항은 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 도핑된 도전성 불순물, 예컨대 상기 인(P)이 활성화되었을 때 나타난다. 또한, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 2차에 걸쳐 어닐링하였을 때, 상기 텅스텐층으로 형성된 비트라인에 리프팅과 같은 바람직하지 않은 결과는 나타나지 않았다. 따라서, 상기 2차에 걸쳐 어닐링하는 방법이 상기 비트라인에 어떠한 영향을 가하지 않고 상기 제2 도전층 패턴(56)과 제3 도전층(62)에 도핑된 도전성 불순물을 활성화시킬 수 있는 바람직한 방법임을 알 수 있었다.As described above, when the second conductive layer pattern 56 and the third conductive layer 62 are annealed for two times, the sheet resistance of the second conductive layer pattern 56 and the third conductive layer 62 is It can be seen that a distribution of about 28.0 to 35.4 mW / cm 2 is shown. This sheet resistance is exhibited when conductive impurities doped with the second conductive layer pattern 56 and the third conductive layer 62, for example, phosphorus (P), are activated. In addition, when the second conductive layer pattern 56 and the third conductive layer 62 were annealed for the second time, undesirable results such as lifting on the bit line formed of the tungsten layer did not occur. Therefore, the second annealing method is a preferable method for activating the conductive impurities doped in the second conductive layer pattern 56 and the third conductive layer 62 without any influence on the bit line. Could know.

한편, 상기 2차에 걸쳐 실시되는 어닐링은 인-시츄 방식으로 실시할 수도 있다. 예컨대, 상기 제2 도전층 패턴(56)과 제3 도전층(62)을 1차 어닐링을 실시한 다음 그 결과물을 인-시츄로 2차 어닐링할 수 있다. 그래도 동일한 결과를 얻는다.On the other hand, the second annealing may be carried out in-situ method. For example, the second conductive layer pattern 56 and the third conductive layer 62 may be first annealed, and then the resultant may be secondary annealed in-situ. I get the same result though.

이상과 같이, 본 발명은 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법으로서, 콥 구조의 커패시터가 형성된 결과물을 2차에 걸쳐 어닐링하는 방법을 제공한다. 상기 2차에 걸친 어닐링은 서로 다른 어닐링 시설을 사용하여 실시할 수도 있지만, 인-시츄공정으로 실시할 수도 있다.As described above, the present invention provides a method for activating a capacitor having a cobb structure capacitor as an electrode activation method in a manufacturing process of a semiconductor device having a COB structure capacitor. The second annealing may be carried out using different annealing facilities, but may be carried out in an in-situ process.

본 발명에서 제공하는 방법으로 콥 구조의 커패시터가 형성된 결과물을 어닐링함으로써 비트라인 특히, 텅스텐층으로 형성된 비트라인에 리프팅과 같은 바람직하지 않은 결과가 나타나는 것을 방지함과 아울러, 상기 커패시터의 상, 하부 전극에 도핑된 불순물을 활성화시켜 상기 전극들의 저항을 낮출 수 있다.The method provided by the present invention anneals the resultant material in which the cob structure capacitor is formed, thereby preventing undesirable effects such as lifting on bit lines, in particular, bit lines formed of tungsten layers, and the upper and lower electrodes of the capacitor. The resistance of the electrodes may be lowered by activating the doped impurities.

본 발명은 상시 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.The present invention is not limited to the embodiment, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.

도 1은 본 발명의 실시예에 의한 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법을 단계별로 나타낸 블록도이다. 1 is a block diagram illustrating a step-by-step method of activating a capacitor in a manufacturing process of a semiconductor device having a COB capacitor according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 의한 커패시터 전극 활성화 방법에 따라 활성화하고자 하는 콥(COB)구조의 커패시터의 단면도이다.2 is a cross-sectional view of a capacitor having a COB structure to be activated in accordance with a capacitor electrode activation method according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *

30, 32, 34:제1 내지 제3 단계.30, 32, 34: first to third steps.

40:반도체 기판. 42:게이트 적층물.40: semiconductor substrate. 42: gate stack.

44, 50, 62:제1 내지 제3 층간절연막.44, 50, 62: first to third interlayer insulating films.

46, 54:제1 및 제2 콘택홀.46, 54: First and second contact holes.

48, 56, 60:제1 내지 제3 도전층.48, 56, 60: first to third conductive layers.

58:유전막.58: dielectric film.

Claims (19)

(a) 반도체 기판 상에 비트라인을 형성하는 단계;(a) forming a bitline on the semiconductor substrate; (b) 상기 비트라인이 형성된 결과물 전면에 층간절연막을 형성하는 단계;(b) forming an interlayer insulating film on an entire surface of the resultant product on which the bit lines are formed; (c) 상기 층간절연막에 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;(c) forming a contact hole in the interlayer insulating film to expose the semiconductor substrate; (d) 상기 콘택홀을 채우는 하부 전극을 상기 층간절연막 상에 형성하는 단계;(d) forming a lower electrode filling the contact hole on the interlayer insulating film; (e) 상기 하부전극의 전면에 유전막과 상부 전극을 순차적으로 형성하는 단계;(e) sequentially forming a dielectric film and an upper electrode on the front surface of the lower electrode; (f) 상기 상부전극이 형성된 결과물을 1차 어닐링하는 단계; 및 (f) first annealing the resultant material on which the upper electrode is formed; And (g) 상기 1차 어닐링한 결과물을 2차 어닐링하는 단계를 포함하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.and (g) secondary annealing the resultant primary annealed method. 제 1 항에 있어서, 상기 비트라인은 텅스텐층으로 형성하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.2. The method of claim 1, wherein the bit line is formed of a tungsten layer. 제 1 항에 있어서, 상기 비트라인이 형성된 결과물 전면에 형성되는 상기 층간절연막은 USG(Undoped Silicate Glass)막으로 형성하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The semiconductor device manufacturing method of claim 1, wherein the interlayer insulating layer formed on the entire surface of the bit line-formed product is formed of an Undoped Silicate Glass (USG) film. How to activate the electrode of the capacitor. 제 1 항에 있어서, 상기 유전막은 NO(Nitride-Oxide)막 또는 ONO(Oxide Nitride Oxide)막으로 형성하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The electrode of the capacitor of claim 1, wherein the dielectric layer is formed of a nitride-oxide (NO) film or an oxide-nitride oxide (ONO) film. Activation method. 제 1 항에 있어서, 상기 1차 어닐링은 노(furnace)를 사용하여 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The method of claim 1, wherein the primary annealing is performed by using a furnace. 제 1 항에 있어서, 상기 1차 어닐링은 750℃정도의 온도에서 30분 정도 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The method of claim 1, wherein the primary annealing is performed at a temperature of about 750 ° C. for about 30 minutes. 제 1 항에 있어서, 상기 1차 어닐링은 온도 상승률과 온도 하강률이 각각 20℃/분 이하, 5℃/분 이하인 조건하에서 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.2. The semiconductor device according to claim 1, wherein the primary annealing is performed under conditions in which the rate of temperature rise and the rate of temperature decrease are 20 deg. C / min or less and 5 deg. C / min or less, respectively. Method of activating the electrode of the capacitor in the manufacturing process. 제 1 항에 있어서, 상기 2차 어닐링은 급속 열 어닐링(Rapid Thermal Annealling, 이하, RTA라 한다)방식을 사용하여 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.2. The process of claim 1, wherein the secondary annealing is performed using a rapid thermal annealing method (hereinafter referred to as RTA). How to activate the electrode of the capacitor in 제 1 항에 있어서, 상기 2차 어닐링은 850℃∼950℃ 정도의 온도 범위에서 30초 정도 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The method of claim 1, wherein the secondary annealing is performed for about 30 seconds in a temperature range of about 850 ℃ to 950 ℃ the electrode activation of the capacitor in the manufacturing process of a semiconductor device having a capacitor having a COB structure (COB) structure. Way. 제 1 항에 있어서, 상기 2차 어닐링은 온도 상승률과 온도 하강률이 1∼100℃/초 정도인 조건하에서 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.2. The semiconductor device manufacturing process of claim 1, wherein the secondary annealing is performed under conditions in which the temperature rise rate and the temperature fall rate are about 1 to 100 deg. C / sec. How to activate the electrode of the capacitor. 제 1 항에 있어서, 상기 1차 및 2차 어닐링은 인-시츄(in-situ)공정으로 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.The method of claim 1, wherein the primary and secondary annealing is performed in-situ (in-situ) process, the electrode activation of the capacitor in the manufacturing process of a semiconductor device having a capacitor having a COB structure (COB) Way. 비트라인위에 상, 하부 전극이 형성된 콥(COB)구조의 커패시터의 상기 상, 하부 전극을 활성화시키는 방법에 있어서,In the method of activating the upper and lower electrodes of the capacitor of the COB structure having the upper and lower electrodes formed on the bit line, 상기 커패시터를 2차에 걸쳐 어닐링하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법Annealing the capacitor over a second step 제 12 항에 있어서, 상기 2차에 걸친 어닐링은 인-시츄(in-situ)공정으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.The method of claim 12, wherein the second annealing is performed in an in-situ process. 제 12항에 있어서, 상기 2차에 걸친 어닐링중 1차 어닐링은 노(furnace)를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.13. The method of claim 12, wherein the primary annealing during the second annealing is performed using a furnace. 제 14 항에 있어서, 상기 1차 어닐링은 750℃정도의 온도에서 30분 정도 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.The method of claim 14, wherein the first annealing is performed at a temperature of about 750 ° C. for about 30 minutes. 제 14 항에 있어서, 상기 1차 어닐링은 온도 상승률과 온도 하강률이 각각 20℃/분 이하, 5℃/분 이하인 조건하에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.15. The method of claim 14, wherein the primary annealing is performed under conditions in which the rate of temperature rise and the rate of temperature decrease are 20 deg. C / min or less and 5 deg. C / min or less, respectively. 제 12 항에 있어서, 상기 2차에 걸친 어닐링중 2차 어닐링은 급속 열 어닐링(Rapid Thermal Annealling)방식을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.The method of claim 12, wherein the secondary annealing during the second annealing is performed using a rapid thermal annealing method. 제 17 항에 있어서, 상기 2차 어닐링은 850℃∼950℃ 정도의 온도 범위에서 30초 정도 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 활성화 방법.18. The method of claim 17, wherein the secondary annealing is performed for about 30 seconds in a temperature range of about 850 ° C to 950 ° C. 제 17 항에 있어서, 상기 2차 어닐링은 온도 상승률과 온도 하강률이 1∼100℃/초 정도인 조건하에서 실시하는 것을 특징으로 하는 콥(COB)구조의 커패시터를 구비하는 반도체 장치의 제조공정에서 커패시터의 전극 활성화 방법.18. The method of claim 17, wherein the secondary annealing is performed under conditions in which the temperature rise rate and the temperature fall rate are about 1 to 100 deg. C / sec. How to activate the electrode of the capacitor.
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