KR100479426B1 - High-Voltage Device Structure and It's Fabrication Process - Google Patents
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Abstract
본 발명은 고전압 소자가 형성되는 반도체 기판에 트렌치(trench)를 형성하고, 이 트렌치의 내부 측면에 게이트(gate)를 형성한 전계효과(field effect) 고전압 소자(high voltage device)의 구조와 그 제조 방법에 관한 것으로, 본 발명의 고전압 소자는 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판상의 소정 영역에 정의된 트렌치 영역을 제외한 상기 제 1 도전형 반도체 기판상에 형성된 제 1 도전형 제 1 반도체층과, 상기 트렌치 영역 하부의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 제 2 반도체층과, 상기 제 1 도전형 제 2 반도체층내에 형성된 제 2 도전형 드리프트 영역과, 상기 트렌치 영역 양측의 상기 제 1 도전형 제 1 반도체층에 형성되며, 상기 트렌치에 대응되는 방향의 소정영역에 형성된 소오스 영역과, 상기 제 2 도전형 드리프트 영역내에 형성된 드레인 영역과, 상기 제 1 도전형 반도체 기판 및 제 1 도전형 제 1 반도체층 사이에 절연막을 사이에 두고 상기 트렌치 영역 양측면에 측벽형상으로 각각 형성된 게이트 전극과, 상기 제 1 도전형 제 2 반도체층에 형성되며, 상기 게이트전극과 대응되는 방향의 상기 소오스 영역 측면에 형성된 제 1 도전형 제 3 반도체층과, 상기 소오스 영역 및 제 1 도전형 제 3 반도체층과, 상기 드레인 영역에 콘택홀을 통해 각각 연결된 소오스 및 드레인 전극을 포함하여 구성된다.The present invention provides a structure of a field effect high voltage device in which a trench is formed in a semiconductor substrate on which a high voltage device is to be formed, and a gate is formed on an inner side of the trench. A high voltage device of the present invention is a first conductivity type semiconductor substrate and a first conductivity type formed on the first conductivity type semiconductor substrate except for a trench region defined in a predetermined area on the first conductivity type semiconductor substrate. A first semiconductor layer, a first conductive second semiconductor layer formed in the first conductive semiconductor substrate under the trench region, a second conductive drift region formed in the first conductive second semiconductor layer, and A source region formed in the first conductive first semiconductor layer on both sides of the trench region, and formed in a predetermined region in a direction corresponding to the trench, and the second conductive drift region A gate electrode formed in sidewalls on both sides of the trench region with a drain region formed therein, an insulating film interposed between the first conductive semiconductor substrate and the first conductive first semiconductor layer, and the first conductive second layer A first conductive third semiconductor layer formed on a semiconductor layer and formed on a side of the source region in a direction corresponding to the gate electrode, the source region and the first conductive third semiconductor layer, and a contact hole in the drain region It is configured to include a source and a drain electrode respectively connected through.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 기판에 트렌치를 형성하고 그 내부에 게이트를 수직으로 형성하여 기판의 면적을 줄이면서 고전압 소자를 설계 할 수 있게 하고, 추가적인 공정 없이 필드 플레이트를 사용하는 구조의 고전압 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, to form a trench in a semiconductor substrate and vertically form a gate therein, thereby allowing a high voltage device to be designed while reducing the area of the substrate, and using a field plate without an additional process. A high voltage device and a method of manufacturing the same.
고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), IGBT(Insu lated Gate Bipolar Transistor), EDMOSFET(Extened Drain MOSFET), LDMOSFE T(Lateral Double-diffused MOSFET)등이 있다.High-voltage power devices include double-diffused MOSFETs (DMOSFETs), insu lated gate bipolar transistors (IGBTs), extended drain MOSFETs (EDMOSFETs), and lateral double-diffused MOSFETs (LDMOSFEs).
이중 LDMOSFET는 칩 내에서 HSD(High Side Driver), LSD(Low Side Driver) 또는 H-Bridge회로 등에 다양하게 사용할 수 있고, 제조공정 역시 저전압 소자공정과 같이 집적하기 용이하다.The LDMOSFET can be used in various ways in a high side driver (HSD), a low side driver (LSD), or an H-bridge circuit in a chip, and a manufacturing process is also easy to integrate with a low voltage device process.
이러한 LDMOSFET는 고전압 집적회로를 제작할 때 SOI 웨이퍼를 사용하여 각 소자를 유전체로 격리시키거나, 혹은 일반 벌크(bulk) 웨이퍼를 사용하여 접합면 격리방법(junction isolation)을 사용한다.These LDMOSFETs use either SOI wafers to isolate each device with a dielectric when fabricating high-voltage integrated circuits, or use junction isolation using conventional bulk wafers.
또한 LDMOSFET를 제조할 때는 드리프트 영역의 전계분포를 균일하게 하고 동작 전압을 높이기 위해 필드 플레이트 전극을 사용하지만, 제조 공정 시 필드 플레이트로 인한 추가적인 공정이 필요하다.In manufacturing LDMOSFETs, field plate electrodes are used to uniformize the field distribution in the drift region and increase the operating voltage. However, the manufacturing process requires an additional process due to the field plate.
본 발명의 고전압 소자는 LDMOS 구조를 가지는 10V~60V급 소자에 관한 것으로 일반 벌크(bulk) 웨이퍼에 접합면 격리 방법을 사용한 구조이고, 필드 플레이트로 인한 추가적인 공정이 없다. The high voltage device of the present invention relates to a 10V to 60V class device having an LDMOS structure, and has a structure using a junction isolation method on a general bulk wafer, and there is no additional process due to the field plate.
이하 첨부된 도면을 참조하여 종래 기술에 따른 고전압 소자를 설명하기로 한다.Hereinafter, a high voltage device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 고전압 소자의 구조 단면도이다.1 is a structural cross-sectional view of a high voltage device according to the prior art.
도 1에 도시된 바와 같이, 종래의 고전압 소자는 제 1 도전형 반도체 기판 (11), 기판 내에 형성된 제 1 도전형 제 2 반도체층(12), 상기 제 1 도전형 제 2 반도체층(12)내에 서로 다른 영역에 형성되는 제 2 도전형 드리프트 영역(13), 제 1 도전형 제 1 반도체층(14) 및 소오스 불순물 영역(15), 상기 제 2 도전형 드리프트 영역(13)내에 형성되는 드레인 불순물 영역(16), 상기 제 1 도전형 제 2 반도체층(12)상에 절연막(17)에 의해 분리형성된 게이트 전극(18), 제 1 도전형 제 1 반도체층(14) 및 소오스 불순물 영역(15)과 전기적으로 연결된 소오스 전극(19), 그리고 드레인 불순물 영역(16)과 전기적으로 연결된 드레인 전극(20)으로 구성된다.As shown in FIG. 1, a conventional high voltage device includes a first conductivity type semiconductor substrate 11, a first conductivity type second semiconductor layer 12 formed in the substrate, and the first conductivity type second semiconductor layer 12. Drains formed in the second conductivity type drift region 13, the first conductivity type first semiconductor layer 14 and the source impurity region 15, and the second conductivity type drift region 13 formed in different regions within the The impurity region 16, the gate electrode 18 separated from the first conductive type second semiconductor layer 12 by the insulating film 17, the first conductive type first semiconductor layer 14, and the source impurity region ( And a source electrode 19 electrically connected to 15 and a drain electrode 20 electrically connected to the drain impurity region 16.
상기 도 1의 고전압 소자의 전류는 소오스 불순물 영역(15)으로부터 게이트 하부의 채널 영역(21), 제 2 도전형 드리프트 영역(13), 드레인 불순물 영역(16)을 거쳐 흐르게 되며, 소자의 내압에 따라 채널 영역(12)과 제 2 도전형 드리프트 영역(13)의 길이가 결정된다. 이때 일반적으로 소자의 가장 큰 면적을 차지하는 영역이 제 2 도전형 드리프트 영역(13)이며, 드리프트 영역 이외에 가장 큰 면적을 차지하는 것은 채널 영역(21)이다.The current of the high voltage device of FIG. 1 flows from the source impurity region 15 through the channel region 21 under the gate, the second conductivity type drift region 13, and the drain impurity region 16. Accordingly, the length of the channel region 12 and the second conductivity type drift region 13 is determined. In this case, a region that occupies the largest area of the device is generally the second conductivity type drift region 13, and a channel region 21 occupies the largest region other than the drift region.
상기 도 1의 종래의 고전압 소자에서는 게이트 전압이 0V이고, 드레인 전극(20)에 고전압이 인가될 때, 전압 항복은 제 2 도전형 드리프트 영역(13)과 상기 제 1 도전형 제 2 반도체층(12)의 접합 영역인 벌크 항복 발생영역(23)에서 일어나거나, 채널 영역 가장자리의 표면 항복 발생영역(22)에서 일어난다.In the conventional high voltage device of FIG. 1, when the gate voltage is 0 V and a high voltage is applied to the drain electrode 20, voltage breakdown occurs in the second conductivity type drift region 13 and the first conductivity type second semiconductor layer ( It occurs in the bulk yield generation region 23, which is the junction region of 12), or in the surface yield generation region 22 at the edge of the channel region.
그 결과 도 2의 종래 기술에 따른 고전압 소자의 전압 분포를 보면 채널 영역 가장자리의 표면 항복 발생영역(22)의 전계의 세기가 가장 강한 것을 볼 수 있다.As a result, when looking at the voltage distribution of the high voltage device according to the related art of FIG. 2, it can be seen that the intensity of the electric field of the surface breakdown generation region 22 at the edge of the channel region is the strongest.
한편, 도 3은 종래 기술에 따른 예시로 25V급 고전압 소자의 게이트 전극에 전압을 인가하였을 경우, 드레인 전압과 전류의 관계를 나타내었다.On the other hand, Figure 3 shows the relationship between the drain voltage and the current when a voltage is applied to the gate electrode of the 25V high voltage device as an example according to the prior art.
상술한 종래의 기술에 따른 고전압 소자는 다음과 같은 문제점이 있다.The high voltage device according to the conventional technology described above has the following problems.
첫째로 고전압 집적회로를 설계할 때 기판 면적의 가장 많은 부분을 차지하는 것은 고전압 회로 영역이며, 넓은 면적의 고전압 소자는 고전압 집적회로의 설계 단가를 높인다. 고전압 집적회로의 면적을 줄이기 위해서는 고전압 소자에서 가장 큰 면적을 차지하는 드리프트 영역과 두 번째로 큰 면적을 차지하는 채널 영역의 면적을 줄일 수 있는 방법이 필요하다. First, when designing a high voltage integrated circuit, the largest portion of the board area is the high voltage circuit area, and the large area high voltage device increases the design cost of the high voltage integrated circuit. In order to reduce the area of the high voltage integrated circuit, a method for reducing the area of the drift region occupying the largest area and the channel region occupying the second largest area in the high voltage device is needed.
둘째로 일반적으로 고전압 소자의 경우 필드 플레이트를 사용하여 소자의 내압을 높일 수 있다. 하지만 고전압 소자에 필드 플레이트를 사용하면 필드 플레이트를 사용하지 않을 경우 보다 높은 동작 전압을 얻을 수 있지만 추가적인 비용이 필요하다.Secondly, in the case of a high voltage device, a field plate can be used to increase the breakdown voltage of the device. However, using field plates for high voltage devices can result in higher operating voltages without using field plates, but at an additional cost.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로 게이트를 수직으로 형성하여 집적도를 향상시키고, 추가적인 비용 없이 필드 플레이트를 사용할 수 있는 고전압 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above is to provide a high-voltage device and a method of manufacturing the same that can form a gate vertically to improve the integration, and can use the field plate at no additional cost.
상기 목적을 달성하기 위한 본 발명의 일 특징은, 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판상의 소정 영역에 정의된 트렌치 영역을 제외한 상기 제 1 도전형 반도체 기판상에 형성된 제 1 도전형 제 1 반도체층과, 상기 트렌치 영역 하부의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 제 2 반도체층과, 상기 제 1 도전형 제 2 반도체층내에 형성된 제 2 도전형 드리프트 영역과, 상기 트렌치 영역 양측의 상기 제 1 도전형 제 1 반도체층에 형성되며, 상기 트렌치에 대응되는 방향의 소정영역에 형성된 소오스 영역과, 상기 제 2 도전형 드리프트 영역내에 형성된 드레인 영역과, 상기 제 1 도전형 반도체 기판 및 제 1 도전형 제 1 반도체층 사이에 절연막을 사이에 두고 상기 트렌치 영역 양측면에 측벽형상으로 각각 형성된 게이트 전극과, 상기 제 1 도전형 제 2 반도체층에 형성되며, 상기 게이트전극과 대응되는 방향의 상기 소오스 영역 측면에 형성된 제 1 도전형 제 3 반도체층과, 상기 소오스 영역 및 제 1 도전형 제 3 반도체층과, 상기 드레인 영역에 콘택홀을 통해 각각 연결된 소오스 및 드레인 전극을 포함하여 구성된다.~One feature of the present invention for achieving the above object is a first conductive semiconductor substrate and a first conductive semiconductor substrate formed on the first conductive semiconductor substrate except for a trench region defined in a predetermined region on the first conductive semiconductor substrate. A first conductivity type semiconductor layer, a first conductivity type second semiconductor layer formed in the first conductivity type semiconductor substrate under the trench region, a second conductivity type drift region formed in the first conductivity type second semiconductor layer; And a source region formed in the first conductive type first semiconductor layer on both sides of the trench region and formed in a predetermined region in a direction corresponding to the trench, a drain region formed in the second conductive drift region, and the first region. A gate electrode formed on both sides of the trench region in a sidewall shape with an insulating film interposed between the conductive semiconductor substrate and the first conductive first semiconductor layer; A first conductive third semiconductor layer formed on the first conductive second semiconductor layer and formed on a side of the source region in a direction corresponding to the gate electrode, the source region and the first conductive third semiconductor layer; And a source and a drain electrode connected to the drain region through contact holes, respectively.
바람직하게, 상기 제 1 도전형 반도체 기판의 불순물 농도는 5×1014/cm3 ~ 5×1015/cm3정도이고, 상기 제 1 도전형 제 1 반도체층의 불순물 농도는 1×10 17/cm3 ~ 1×1018/cm3정도이고, 제 1 도전형 제 2 반도체층의 불순물 농도는 소자의 내압에 따라 달라지는데 내압이 25V일 때 3×1016/cm3 ~ 5×1016/cm3 정도이며 내압이 60V일 때 1×1016/cm3 ~ 3×1016/cm3정도이다. 그리고 제 2 도전형 드리프트 영역 또한 소자의 내압에 따라 불순물 농도가 다른데 내압이 25V일 때 1×1017/cm3 ~ 3×1017/cm3정도이며 내압이 60V일 때 5×1016/cm3 ~ 1×1017/cm3정도이고, 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 불순물 농도는 수1019/cm3 ~ 수1020 /cm3이상이다.Preferably, the impurity concentration of the first conductivity type semiconductor substrate is about 5 × 10 14 / cm 3 to 5 × 10 15 / cm 3 , and the impurity concentration of the first conductivity type first semiconductor layer is 1 × 10 17 / cm 3 ~ 1 × 10 18 / and cm 3 or so, the first conductive-type second impurity concentration of the semiconductor layer when in accordance with the breakdown voltage of the device varies the internal pressure is 25V 3 × 10 16 / cm 3 ~ 5 × 10 16 / cm It is about 3 and it is about 1 × 10 16 / cm 3 ~ 3 × 10 16 / cm 3 when the internal voltage is 60V. In addition, the second conductivity type drift region also has different impurity concentrations depending on the breakdown voltage of the device, and when the breakdown voltage is 25V, 1 × 10 17 / cm 3 ~ 3 × 10 17 / cm 3 , when the breakdown voltage is 60V, 5 × 10 16 / cm 3 ~ 1 × 10 17 / cm 3 , and the impurity concentration of the first conductive third semiconductor layer and the source / drain impurity region is about Number 10 19 / cm 3 to number 10 20 / cm 3 or more.
그리고, 상기 제 1 도전형 제 1 반도체층의 확산 깊이는 1㎛ ~ 2㎛ 정도이고, 상기 제 1 도전형 제 2 반도체층의 확산 깊이는 소자의 내압이 25V일 때 1.5㎛ ~ 2㎛ 정도이고, 소자의 내압이 60V일 때 2.5㎛ ~ 3㎛ 정도이다. 또한 상기 제 2 도전형 드리프트 영역의 확산 깊이는 소자의 내압이 25V일 때 0.5㎛ ~ 1㎛ 정도이고, 소자의 내압이 60V일 때 1㎛ ~ 1.5㎛ 정도이다. 그리고 상기 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이고, 상기 트렌치 깊이는 1㎛ ~ 2㎛ 정도이고, 상기 제 1 도전형 제 1 반도체층과 상기 게이트 전극 사이의 절연막의 두께는 0.02㎛ ~ 0.1㎛ 정도이고, 상기 제 1 도전형 반도체 기판과 상기 게이트 전극 사이의 절연막의 두께는 0.3㎛ ~ 1㎛ 정도이고, 상기 게이트 전극의 두께는 소자의 내압에 따라 그 두께가 달라지는데 내압이 25V에서 0.3㎛ ~ 0.6㎛ 정도이다.The diffusion depth of the first conductivity type first semiconductor layer is about 1 μm to 2 μm, and the diffusion depth of the first conductivity type second semiconductor layer is about 1.5 μm to 2 μm when the breakdown voltage of the device is 25V. When the breakdown voltage of the device is 60V, the thickness is about 2.5 μm to 3 μm. In addition, the diffusion depth of the second conductivity type drift region is about 0.5 μm to 1 μm when the breakdown voltage of the device is 25V, and about 1 μm to 1.5 μm when the breakdown voltage of the device is 60V. The first conductive third semiconductor layer and the source / drain impurity region have a diffusion depth of about 0.15 μm to 0.3 μm, the trench depth of about 1 μm to 2 μm, and the first conductivity type first semiconductor layer. The thickness of the insulating film between the gate electrodes is about 0.02 μm to 0.1 μm, the thickness of the insulating film between the first conductive semiconductor substrate and the gate electrode is about 0.3 μm to 1 μm, and the thickness of the gate electrode is The thickness varies depending on the breakdown voltage, and the breakdown voltage is about 0.3 μm to 0.6 μm at 25V.
또한 상기 게이트 전극 측면의 제 1 도전형 제 1 반도체층에는 채널영역이 수직방향으로 형성되며, 상기 게이트 전극의 하부면이 상기 트렌치 내부의 제 2 도전형 드리프트 영역과 상기 절연막으로 분리되어 필드 플레이트 역할을 한다.In addition, a channel region is formed in a vertical direction in the first conductive type first semiconductor layer on the side of the gate electrode, and a lower surface of the gate electrode is separated into a second conductive type drift region in the trench and the insulating layer to serve as a field plate. Do it.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 특징은, 제 1 도전형 반도체 기판상에 제 1 산화막을 형성하고, 불순물을 주입하여 제 1 도전형 제 1 반도체층을 형성하는 단계와, 상기 제 1 산화막상에 제 1 질화산화막, 제 2 산화막을 차례로 형성한 후 트렌치 형성 영역을 정의하여 상기 트렌치 형성 영역의 제 2 산화막, 제 1 질화산화막, 제 1 산화막 및 상기 제 1 도전형 제 1 반도체층 실리콘을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 영역의 상기 제 1 도전형 반도체 기판 표면에 제 3 산화막 형성한 후 상기 반도체 기판 전면에 제 2 질화산화막 흡착시키는 단계와, 상기 제 2 질화산화막을 선택적으로 식각하여 상기 트렌치 영역측면에만 상기 제 2 질화산화막을 남겨두는 단계와, 상기 트렌치 하부면의 상기 제 1 도전형 반도체 기판에 이온 주입 공정으로 제 1 도전형 제 2 반도체층을 형성하는 단계와, 상기 제 1 도전형 제 2 반도체층에 이온주입공정으로 제 2 도전형 드리프트 영역을 형성하는 단계와, 상기 트렌치 영역의 상기 제 2 도전형 드리프트 영역에 제 1 절연막을 형성하는 단계와, 상기 제 1, 제 2, 제 3 산화막 및 제 1, 제 2 질화산화막을 제거한 후 상기 제 1 도전형 제 1 반도체층 표면에 제 2 절연막을 형성하는 단계와, 상기 트렌치 내부의 상기 제 1 도전형 제 1 반도체층 측면에 각각 게이트 전극을 형성하는 단계와, 이온 주입을 통해 제 1 도전형 제 2 반도체층 내에 소오스 불순물영역과 제 1 도전형 제 3 반도체층을 형성하고, 제 2 도전형 드리프트 영역 내에 드레인 영역을 형성하는 단계와, 상기 소오스 불순물 영역 및 제 1 도전형 제 1 반도체층에 전기적으로 연결되는 소오스 전극을 형성하고 드레인 불순물 영역과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하여 이루어진다.Another feature of the present invention for achieving the above object is the step of forming a first oxide film on the first conductivity-type semiconductor substrate, and implanting impurities to form a first conductivity-type first semiconductor layer, and After forming a first nitride oxide film and a second oxide film on the first oxide film, a trench formation region is defined to define a second oxide film, a first nitride oxide film, a first oxide film, and the first conductive type first semiconductor in the trench formation region. Etching a layer of silicon to form a trench, forming a third oxide film on a surface of the first conductivity-type semiconductor substrate in the trench region, and then adsorbing a second nitride oxide film on the entire surface of the semiconductor substrate; Selectively etching to leave the second nitride oxide film only on the side of the trench region, and to the first conductive semiconductor substrate on the lower surface of the trench. Forming a first conductivity type second semiconductor layer by an implantation process, forming a second conductivity type drift region in the first conductivity type second semiconductor layer by an ion implantation process, and forming the second region of the trench region Forming a first insulating film in the conductive drift region, removing the first, second, third oxide film, and first and second nitride oxide films, and then applying a second insulating film to the surface of the first conductive type first semiconductor layer. Forming a gate electrode on each side of the first conductive type first semiconductor layer in the trench, and implanting a source impurity region and a first conductive type in the first conductive type second semiconductor layer through ion implantation Forming a third semiconductor layer, forming a drain region in the second conductivity type drift region, and source source electrically connected to the source impurity region and the first conductivity type first semiconductor layer. It is achieved by the formation and forming a drain electrode connected to the drain impurity region electrically.
바람직하게 상기 제 1 도전형 제 2 반도체층과 제 2 도전형 드리프트 영역은 상기 트렌치 측면에 형성된 제 2 질화산화막을 이용해 제 1 도전형 제 1 반도체층으로의 이온 주입을 막는 자동정렬 이온주입 공정을 이용해 형성한다.Preferably, the first conductivity type second semiconductor layer and the second conductivity type drift region may be formed using an automatic alignment ion implantation process that prevents ion implantation into the first conductivity type first semiconductor layer using a second nitride oxide film formed on the trench side surface. To form.
또한, 상기 게이트 전극이 필드 플레이트 역할을 하도록 하기 위해 형성되는 상기 제 1 절연막은 상기 트렌치 측면에 형성된 질화산화막을 이용해 부분 산화 공정으로 형성하며, 상기 수직방향으로 형성된 게이트 전극은 폴리 실리콘을 흡착한 후 비등방성 식각을 통해 식각하여 형성시킨다.In addition, the first insulating film is formed so that the gate electrode acts as a field plate is formed by a partial oxidation process using a nitride oxide film formed on the trench side, the gate electrode formed in the vertical direction adsorbs polysilicon It is formed by etching through anisotropic etching.
바람직하게, 상기 드레인 불순물을 이온 주입할 때 상기 게이트 전극을 이용해 자동정렬 이온 주입공정을 이용해 형성한다.Preferably, when the ion impurity is implanted, the drain impurity is formed using an automatic alignment ion implantation process using the gate electrode.
바람직하게, 상기 트렌치 측면에 형성된 질화산화막은 비등방성 식각에 의해 상기 트렌치 측면에만 남도록 형성한다. Preferably, the nitride oxide film formed on the side of the trench is formed to remain only on the side of the trench by anisotropic etching.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 고전압 소자의 단면도를 나타낸 도면이다.4 is a cross-sectional view of a high voltage device according to the present invention.
본 발명에 따른 고전압 소자는 제 1 도전형 반도체 기판(61)과, 상기 제 1 도전형 반도체 기판(61)상의 소정 영역에 형성된 트렌치(Trench) 양측에 각각 형성된 제 1 도전형 제 1 반도체층(62, 63)과, 트렌치 하부면의 제 1 도전형 반도체 기판(61)내에 형성된 제 1 도전형 제 2 반도체층(68)과, 제 1 도전형 제 2 반도체층(68) 내부에 형성된 제 2 도전형 드리프트 영역(69) 및 제 1 도전형 제 1 반도체층(62, 63)에 각각 형성된 제 1 도전형 제 3 반도체층(64, 65) 및 소오스 불순물 영역(66, 67)과, 상기 제 2 도전형 드리프트 영역(69) 내에 형성된 드레인 불순물 영역(70)과, 상기 트렌치의 양측면에는 제 1 절연막(71, 72)에 의해 분리되고 트렌치의 하부면에서는 제 2 절연막(73, 74)에 의해 분리되는 게이트전극(75, 76)과, 상기 제 1 도전형 제 3 반도체층(64, 65)과 소오스 불순물 영역(66, 67)에 각각 형성된 소오스 전극(77, 78), 그리고 상기 드레인 불순물 영역(70)에 형성된 드레인 전극(79)을 포함하여 구성된다.The high voltage device according to the present invention includes a first conductivity type semiconductor substrate 61 and a first conductivity type first semiconductor layer formed on both sides of a trench formed in a predetermined region on the first conductivity type semiconductor substrate 61. 62 and 63, a first conductive second semiconductor layer 68 formed in the first conductive semiconductor substrate 61 of the trench lower surface, and a second formed in the first conductive second semiconductor layer 68; First conductive third semiconductor layers 64 and 65 and source impurity regions 66 and 67 formed in the conductive drift region 69 and the first conductive first semiconductor layers 62 and 63, respectively; The drain impurity region 70 formed in the two conductivity type drift region 69 is separated by the first insulating layers 71 and 72 on both sides of the trench, and by the second insulating layers 73 and 74 on the lower surface of the trench. The gate electrodes 75 and 76 separated from each other, the first conductive third semiconductor layer 64 and 65 and the source impurity regions 66 and 67. Each formed a source electrode (77, 78), and is configured to include the drain electrode 79 is formed on the drain impurity region 70.
이와 같은 구조를 갖는 본 발명 고전압 소자의 각 영역에 대하여 보다 상세하게 설명하면 다음과 같다.Each region of the high voltage device of the present invention having such a structure will be described in detail as follows.
우선, 제 1 도전형 반도체 기판(61은)의 불순물 농도는 예를 들어 붕소(boron) 이온의 농도가 5×1014/cm3 ~ 5×1015/cm3정도이다.First, the impurity concentration of the first conductivity type semiconductor substrate 61 is, for example, about 5 × 10 14 / cm 3 to 5 × 10 15 / cm 3 of boron ions.
그리고 제 1 도전형 제 1 반도체층(62,63)은 웰(well) 영역으로써 반도체 채널전류인 전자를 공급하고, 그 양을 통제해 주는 영역으로서, 표면 불순물 농도는 붕소(boron) 이온의 농도가 1×1017/cm3 ~ 1×1018/cm3정도이고, 접합 깊이는 1㎛ ~ 2㎛ 정도이다.In addition, the first conductivity type first semiconductor layers 62 and 63 supply electrons, which are semiconductor channel currents, as well regions, and control the amount thereof. The surface impurity concentration is boron ion concentration. Is 1 × 10 17 / cm 3 to 1 × 10 18 / cm 3 , and the bonding depth is about 1 μm to 2 μm.
제 1 도전형 제 2 반도체층(68)은 고전압 웰 영역으로써, 드리프트 영역과 접합면을 형성하면서 고전압을 견디는 공핍영역을 형성하도록 하고 이 공핍영역의 넓이를 결정하는 영역으로써 소자의 내압이 25V일 때 불순물 농도는 붕소(boron) 3×1016/cm3 ~ 5×1016/cm3정도이며 확산(diffusion) 깊이는 1.5㎛ ~ 2㎛ 정도이고, 소자의 내압이 60V일 때 불순물 농도는 붕소(boron) 1×1016/cm3 ~ 3×1016 /cm3정도이며 확산(diffusion) 깊이는 2.5㎛ ~ 3㎛ 정도이다.The first conductivity type second semiconductor layer 68 is a high voltage well region and forms a junction surface with a drift region to form a depletion region that withstands a high voltage, and the breakdown voltage of the device is 25V. When the impurity concentration is about 3 × 10 16 / cm 3 to 5 × 10 16 / cm 3 boron, the depth of diffusion is about 1.5㎛ ~ 2㎛, the impurity concentration is boron when the internal pressure of the device is 60V (boron) 1 × 10 16 / cm 3 ~ 3 × 10 16 / cm 3 and the depth of diffusion (diffusion) is about 2.5㎛ ~ 3㎛.
제 2 도전형 드리프트 영역(69)은 드레인 전극(79)에 고전압이 인가될 때, 이 인가된 전압을 내부적으로 지탱하기 위하여 자신이 공핍화(depletion)되는 지역으로서, 표면 농도는 예를 들어 인(phosphorus) 이온의 농도가 내압이 25V일 때 1×1017/cm3 ~ 3×1017/cm3정도이며 내압이 60V일 때 5×10 16/cm3 ~ 1×1017/cm3정도이고, 접합 깊이는 소자의 내압이 25V일 때 0.5㎛ ~ 1㎛ 정도이며 소자의 내압이 60V일 때 1㎛ ~ 1.5㎛ 정도이다. 이때, 접합 농도가 높을수록 접합깊이가 작고 반대로 접합농도가 낮을수록 접합깊이는 깊게 해주어야 하며, 항복 전압이 높을수록 드리프트의 접합 깊이는 깊게 해주야 하는데 25V항복 전압에서 드리프트 영역의 접합 깊이는 0.8㎛ 정도 이어야 한다. 또한 드리프트영역의 수평 길이는 동작전압에 따라 증가되는데 25V항복 전압에서 1.2㎛ 정도 이어야 한다.The second conductivity type drift region 69 is a region where it depletions to internally support the applied voltage when a high voltage is applied to the drain electrode 79, and the surface concentration is, for example, (phosphorus) ion concentration is about 1 × 10 17 / cm 3 ~ 3 × 10 17 / cm 3 when the internal pressure is 25V and about 5 × 10 16 / cm 3 ~ 1 × 10 17 / cm 3 when the internal pressure is 60V The junction depth is about 0.5 μm to 1 μm when the breakdown voltage of the device is 25V and about 1 μm to 1.5 μm when the breakdown voltage of the device is 60V. In this case, the higher the junction concentration, the smaller the junction depth. On the contrary, the lower the junction concentration, the deeper the junction depth. The higher the breakdown voltage, the deeper the junction depth of the drift. The junction depth of the drift region at 0.8V breakdown voltage is 0.8㎛. Should be In addition, the horizontal length of the drift region increases with the operating voltage, which should be about 1.2 μm at 25 V breakdown voltage.
트렌치 양측의 제 1 도전형 제 1반도체층(62,63)에 각각 형성된 소오스 불순물 영역(66,67)은 고전압 소자가 동작할 때 전자를 공급하는 영역이며, 제 2 도전형으로써 예를 들면 비소(Arsenic) 이온이 수1019/cm3 ~ 수1020/cm 3 이상 또는 인(phosphorus) 이온이 수1019/cm3 ~ 수1020/cm3 이상의 농도를 가지고, 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.The source impurity regions 66 and 67 formed in the first conductive type first semiconductor layers 62 and 63 on both sides of the trench are regions for supplying electrons when the high voltage device is operated. (Arsenic) ions to be 10 19 / cm 3 ~ can be 10 20 / cm 3 or higher, or the (phosphorus) ions to be 10 19 / cm 3 ~ can be 10 20 / cm 3 or more has a concentration, a diffusion depth is 0.15㎛ ~ It is about 0.3 micrometer.
드레인 불순물 영역(70)은 고전압 소자가 동작할 때 전자를 흡수하는 영역이며, 소오스 불순물 영역(66,67)과 같은 제 2 도전형으로 예를 들면 붕소(Boron) 이온의 농도가 수1019/cm3 ~ 수1020/cm3 이상 정도이고, 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.The drain impurity region 70 is a region that absorbs electrons when the high voltage device operates, and has a second conductivity type such as the source impurity regions 66 and 67, for example, the concentration of boron ions may be several 10 19 /. cm 3 ~ number 10 20 / cm 3 or more, the diffusion depth is about 0.15㎛ ~ 0.3㎛.
트렌치 양측에 형성된 게이트 전극(75,76)은 폴리실리콘(polysilicon)으로 형성되며, 소오스 불순물 영역(66,67)으로부터의 전자의 흐름을 제어하는 역할을 한다. 이 게이트 전극(75,76)의 두께는 0.35㎛ ~ 0.6㎛ 정도이다. 그리고 소오스/드레인 불순물 영역(66,67,70)과 같은 제 1 도전형으로서, 비소(Arsenic) 이온이 수1019/cm3 ~ 수1020/cm3 이상으로 도핑(doping)되어 있는 도전층이다.The gate electrodes 75 and 76 formed at both sides of the trench are formed of polysilicon, and control the flow of electrons from the source impurity regions 66 and 67. The gate electrodes 75 and 76 have a thickness of about 0.35 µm to 0.6 µm. And a first conductive type such as source / drain impurity regions 66,67,70, in which arsenic ions are doped at a number of 10 19 / cm 3 to 10 10 20 / cm 3 or more. to be.
본 발명에서는 특히 이 게이트 전극(75,76)의 구조는 기존의 평면 구조가 아니라 트렌치의 측면에 수직 입체 구조를 하고 있으며, 트렌치의 깊이는 1㎛ ~ 2㎛ 정도이다. 게이트 전극(75,76)의 측면은 채널이 형성되어지는 제 1 도전형 제 1 반도체층(62, 63)과 제 1 절연막(71,72)으로 격리되어 있는데, 제 1 절연막(71,72)은 0.02㎛ ~ 0.10㎛ 정도의 두께로 형성한다. In the present invention, the structure of the gate electrodes 75 and 76 has a vertical solid structure on the side of the trench rather than the conventional planar structure, and the depth of the trench is about 1 µm to 2 µm. Side surfaces of the gate electrodes 75 and 76 are separated by the first conductive type first semiconductor layers 62 and 63 and the first insulating layers 71 and 72 where the channels are formed. Is formed in a thickness of about 0.02 µm to 0.10 µm.
게이트 전극(75,76)의 하면은 제 2 도전형 드리프트 영역(69)과 제 2 절연막(73,74)으로 격리되어 있으며, 제 2 절연막(73,74)의 두께는 0.3㎛ ~ 1㎛ 정도이다. 그리고 게이트 전극(75,76)의 하면은 제 2 도전형 드리프트 영역(69)의 위쪽 영역을 게이트 전극(75,76)과 같은 전위로 유지시켜, 드리프트 영역(69) 표면의 전계 분포를 일정하게 하는 필드 플레이트의 역할을 한다.The lower surfaces of the gate electrodes 75 and 76 are separated by the second conductivity type drift region 69 and the second insulating films 73 and 74, and the thickness of the second insulating films 73 and 74 is about 0.3 µm to 1 µm. to be. The lower surface of the gate electrodes 75 and 76 maintains the upper region of the second conductivity type drift region 69 at the same potential as the gate electrodes 75 and 76, so that the electric field distribution on the surface of the drift region 69 is constant. Serves as a field plate.
제 1 도전형 제 3 반도체층(64, 65)은 고농도 불순물 영역으로 제 1 도전형 제 1 반도체층(62,63)의 전위를 소오스 불순물 영역(66, 67)과 같게 만들어 주는 역할을 하며, 붕소의 도핑농도가 수1019/cm3 ~ 수1020/cm3 이상의 고농도이면서 접합 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.The first conductivity type third semiconductor layers 64 and 65 serve as high concentration impurity regions to make the potentials of the first conductivity type first semiconductor layers 62 and 63 equal to the source impurity regions 66 and 67. the doping concentration of boron can be 10 19 / cm 3 ~ can be 10 20 / cm 3 or more of a high concentration, yet the junction depth is 0.15㎛ ~ 0.3㎛ degree.
소오스 전극(77,78)과 드레인 전극(79)은 각각 소오스 불순물 영역(66,67)과 드레인 불순물 영역(70)과의 연결 배선금속 단자로서 예를 들면 알루미늄(Al)으로 형성된다.The source electrodes 77 and 78 and the drain electrode 79 are formed of, for example, aluminum (Al) as connecting wiring metal terminals between the source impurity regions 66 and 67 and the drain impurity region 70, respectively.
이러한 도 4의 구조를 가지는 본 발명의 고전압 소자를 도 1의 구조를 갖는 종래 기술의 고전압 소자와 비교할 때, 소오스-게이트-드리프트-드레인을 같은 평면상에 형성시킨 것이 아니라, 트렌치를 형성시켜 그 측면에 게이트 전극(75,76)을 형성시키고, 게이트 전극(75,76)의 하면에 드리프트영역(69)을 형성시켜 기존에 게이트 전극(75,76)이 차지하던 면적만큼 소자의 면적을 줄일 수 있음을 알 수 있다. 또한 게이트 전극(75,76) 하면의 기하학적 구조는 기존의 필드 플레이트의 역할을 대신하게 하여 추가적인 필드 플레이트 공정을 거치지 않고 필드 플레이트의 이점을 그대로 얻을 수 있게 한다.When the high voltage device of the present invention having the structure of FIG. 4 is compared with the high voltage device of the prior art having the structure of FIG. 1, the source-gate-drift-drain is not formed on the same plane, but the trench is formed to form the trench. The gate electrodes 75 and 76 are formed on the side surfaces, and the drift region 69 is formed on the lower surfaces of the gate electrodes 75 and 76 to reduce the area of the device by the area occupied by the gate electrodes 75 and 76. It can be seen that. In addition, the geometry of the lower surface of the gate electrodes 75 and 76 replaces the role of the existing field plate, so that the advantages of the field plate can be obtained without additional field plate processing.
이하 본 발명에 따른 고전압 소자 제조 방법을 도 5a 내지 도 5i를 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a high voltage device according to the present invention will be described with reference to FIGS. 5A to 5I.
우선 도 5a를 참조하면, p형 불순물 이온인 붕소(boron)가 5×1014/cm3 ~ 5×1015/cm3 정도가 도핑된 제 1 도전형 반도체 기판(61)에 이온 주입공정시 발생되는 표면 손상으로부터 기판(61) 표면을 보호하기 위하여 제 1 산화막(41)을 형성하고, 붕소(boron) 이온을 1×1017/cm3 ~ 1×1018/cm3정도 농도로 주입하여 제 1 도전형 제 1 반도체층(62, 63)을 형성한다.First, referring to FIG. 5A, a boron, which is a p-type impurity ion, is implanted into a first conductive semiconductor substrate 61 doped with 5 × 10 14 / cm 3 to 5 × 10 15 / cm 3 . In order to protect the surface of the substrate 61 from the surface damage generated, a first oxide film 41 is formed, and boron ions are implanted at a concentration of about 1 × 10 17 / cm 3 to 1 × 10 18 / cm 3 . First conductive first semiconductor layers 62 and 63 are formed.
이어서 도 5b에 도시한 바와 같이, 제 1 산화막(41)상에 제 1 질화산화막(42)과 제 2 산화막(43)을 차례로 형성한 후, 트렌치 형성 영역을 정의하여 포토리소그래피법으로 트렌치 형성 영역의 제 2 산화막(43), 제 1 질화산화막(42) 및 제 1 산화막(41)을 식각하여 트렌치 식각창을 형성하고, 이어서, 제 1 도전형 제 1 반도체층(62,53)을 1㎛ ~ 2㎛ 정도 깊이로 식각한다.Subsequently, as shown in FIG. 5B, the first nitride oxide film 42 and the second oxide film 43 are sequentially formed on the first oxide film 41, and then trench formation regions are defined to define trench formation regions by photolithography. The second oxide film 43, the first nitride oxide film 42, and the first oxide film 41 are etched to form a trench etching window, and then the first conductive first semiconductor layers 62 and 53 are 1 탆. Etch to a depth of about 2 μm.
이어서 도 5c에 도시한 바와 같이, 제 3 산화막(44)을 제 1 도전형 반도체기판(61) 표면에 형성한 후, 반도체 기판(61) 전면에 제 2 질화산화막(45)을 흡착시킨다.Subsequently, as shown in FIG. 5C, after the third oxide film 44 is formed on the surface of the first conductive semiconductor substrate 61, the second nitride oxide film 45 is adsorbed onto the entire semiconductor substrate 61.
다음, 도 5d에 도시한 바와 같이, 제 2 질화산화막(45)을 비등방성 식각하고 제 2, 제 3 산화막(43,44)을 식각 공정으로 제거한다.Next, as shown in FIG. 5D, the second nitride oxide film 45 is anisotropically etched and the second and third oxide films 43 and 44 are removed by an etching process.
이러한 공정에 의해 트렌치 영역이 정의되며, 질화막(42) 패턴에 의해 트렌치 하부면만 이온 주입을 위한 창으로 형성된다. The trench region is defined by this process, and only the lower surface of the trench is formed as a window for ion implantation by the nitride film 42 pattern.
그 이후 도 5e에 도시한 바와 같이, 트렌치 하부면에 이온 주입을 통해 Thereafter, as illustrated in FIG. 5E, ion implantation is performed in the trench lower surface.
1×1016/cm3 ~ 5×1017/cm3 정도로 붕소(boron) 이온을 주입하여 제 1 도전형 제 2 반도체층(68)을 형성한다. 그 후 인(phosphorus) 이온을 5×1016/cm3 ~ 3×10 17/cm3정도로 이온 주입하여 제 2 도전형 드리프트 영역(69)을 형성한다. 즉 트렌치 영역 측면에 형성된 제 2 질화산화막(45)에 의해 자동정렬(self align)에 의한 이온 주입 공정이 가능한 것이다.Boron ions are implanted at about 1 × 10 16 / cm 3 to 5 × 10 17 / cm 3 to form the first conductive second semiconductor layer 68. Thereafter, phosphorus ions are ion implanted at about 5 × 10 16 / cm 3 to 3 × 10 17 / cm 3 to form a second conductivity type drift region 69. That is, the ion implantation process by self alignment is possible by the second nitride oxide film 45 formed on the side of the trench region.
다음, 도 5f에 나타낸 바와 같이, 트렌치 영역의 제 1 도전형 반도체기판(61)에 형성된 제 2 도전형 드리프트 영역(69)에 필드 산화막으로 형성할 제 2 절연막(73, 74)을 0.3㎛ ~ 1㎛ 정도의 두께로 형성하고 제 1 질화산화막(42)과 제 1 산화막(41)을 제거한다. 그 후 반도체 기판 전면에 제 1 절연막(71, 72)을 0.02㎛ ~ 0.10㎛ 정도의 두께로 형성한다.Next, as shown in FIG. 5F, the second insulating films 73 and 74 to be formed of the field oxide film in the second conductive drift region 69 formed in the first conductive semiconductor substrate 61 in the trench region are 0.3 μm to ˜. It is formed to a thickness of about 1 μm and the first nitride oxide film 42 and the first oxide film 41 are removed. After that, the first insulating films 71 and 72 are formed on the entire surface of the semiconductor substrate in a thickness of about 0.02 μm to about 0.10 μm.
이어서, 도 5g에 도시한 바와 같이 제 1 절연막(71,72) 및 제 2 절연막(73,74) 전면에 폴리실리콘층을 0.35㎛ ~ 0.6㎛ 정도의 두께로 흡착한 후 비등방성 식각법을 이용한 식각공정으로 도 5g와 같이 트렌치 내부 양측면에 게이트 전극(75, 76)을 형성시킨다.Subsequently, as shown in FIG. 5G, the polysilicon layer is adsorbed on the entire surfaces of the first insulating films 71 and 72 and the second insulating films 73 and 74 to a thickness of about 0.35 μm to 0.6 μm, and then anisotropic etching is used. In the etching process, as shown in FIG. 5G, gate electrodes 75 and 76 are formed on both side surfaces of the trench.
다음, 도 5h에 도시한 바와 같이, 이온 주입을 통해 웰 영역인 제 1 도전형 제 1 반도체층(62,63) 내에 소오스 불순물 영역(66,67)을 형성하고, 드리프트 영역(69) 내에는 드레인 불순물 영역(70)을 형성시키며, 각각 그 농도는 인(phosphorus) 이온의 농도가 수1019/cm3 ~ 수1020/cm3 이상이다. 즉 게이트 전극(75,76)에 의해 자동정렬 이온주입 공정으로 드레인 불순물 영역(70)이 형성된다.Next, as shown in FIG. 5H, source impurity regions 66 and 67 are formed in the first conductivity-type first semiconductor layers 62 and 63 which are well regions through ion implantation, and in the drift region 69. A drain impurity region 70 is formed, each having a concentration of phosphorus ions of several 10 19 / cm 3 to several 10 20 / cm 3 or more. In other words, the drain impurity region 70 is formed by the gate electrodes 75 and 76 by an automatic alignment ion implantation process.
또한 제 1 도전형 제 3 반도체층(64,65)은 수1019/cm3 ~ 수1020/cm 3 이상으로 붕소(boron)를 이온주입하여 형성한다.In addition, the first conductivity type third semiconductor layers 64 and 65 may be formed by ion implanting boron in a number of 10 19 / cm 3 to 10 10 20 / cm 3 or more.
이어서, 도 5i에 도시한 바와 같이, 상기 소오스 불순물 영역(66,67) 및 제 1 도전형 제 3 반도체층(64,65)에 전기적으로 연결되는 알루미늄(Al) 소오스 전극(77,78)을 형성하고 드레인 불순물 영역(70)과 전기적으로 연결되는 알루미늄(Al) 드레인 전극(79)을 형성한다.Subsequently, as shown in FIG. 5I, the aluminum (Al) source electrodes 77 and 78 electrically connected to the source impurity regions 66 and 67 and the first conductivity type third semiconductor layers 64 and 65 are formed. And an aluminum (Al) drain electrode 79 that is electrically connected to the drain impurity region 70.
한편 도 6은 본 발명의 예시로 25V급 고전압 소자에 전압을 인가하였을 경우 전압분포를 나타내었다.6 illustrates a voltage distribution when a voltage is applied to a 25V high voltage device as an example of the present invention.
도 6에 도시한 25V급 소자와 같이, 게이트 하부면의 기하학적 구조에 의해 도 4의 채널 영역 가장자리의 표면항복 발생영역 82, 83에 해당하는 곳의 등전위면들이 수평 방향으로 일정하게 생성된 것을 볼 수 있다.As in the 25V class device shown in FIG. 6, the equipotential surfaces of the areas corresponding to the surface breakage occurrence regions 82 and 83 of the channel region edge of FIG. 4 are uniformly generated in the horizontal direction by the geometry of the lower gate surface. Can be.
이어 도 7은 본 발명에 따른 예시로 25V급 고전압 소자의 전류-전압 분포도를 나타낸 것이다. 도 7에 나타난 바와 같이 본 발명의 예시에 따르면 게이트 전압 3V, 5V, 7V, 9V, 11V에서 드레인 전압이 25V일 때 까지 정상적으로 동작한다.7 shows a current-voltage distribution diagram of a 25V class high voltage device as an example according to the present invention. According to the exemplary embodiment of the present invention as shown in FIG. 7, the gate voltage is normally operated at the gate voltages 3V, 5V, 7V, 9V, and 11V until the drain voltage is 25V.
이상 상술한 바와 같이, 본 발명의 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the high voltage device and the manufacturing method of the present invention have the following effects.
첫째, 트렌치를 형성하여 그 내부에 드리프트영역을 형성하고, 게이트를 수직으로 형성하여 종래의 게이트 영역의 넓이만큼 기판의 면적을 줄이면서 고전압 소자를 설계 할 수 있게 한다.First, a trench is formed to form a drift region therein, and a gate is vertically formed to reduce the area of the substrate by the width of the conventional gate region, thereby enabling the design of a high voltage device.
둘째, 수직 게이트의 하부에 절연 영역을 형성하여 추가적인 비용 없이 게이트 하부면을 필드 플레이트로 사용할 수 있다.Second, by forming an insulating region under the vertical gate, the gate bottom surface can be used as a field plate at no additional cost.
도 1은 종래 기술에 따른 고전압 소자의 구조 단면도를 나타낸 도면1 is a cross-sectional view showing a structure of a high voltage device according to the prior art;
도 2는 종래 기술에 따른 고전압 소자의 전압 분포도를 나타낸 도면2 is a diagram illustrating a voltage distribution diagram of a high voltage device according to the related art.
도 3은 종래 기술에 따른 고전압 소자의 게이트 전극에 전압을 인가하였을 경우 드레인 전압과 전류의 관계를 나타낸 도면3 is a diagram illustrating a relationship between a drain voltage and a current when a voltage is applied to a gate electrode of a high voltage device according to the related art.
도 4는 본 발명에 따른 고전압 소자의 구조 단면도를 나타낸 도면4 is a structural cross-sectional view of a high voltage device according to the present invention;
도 5a 내지 도 5i는 본 발명에 따른 고전압 소자 제조방법을 설명하기 위한 공정 단면도5A to 5I are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.
도 6은 본 발명에 따른 고전압 소자에 전압을 인가하였을 경우 전압 분포도6 is a voltage distribution diagram when a voltage is applied to the high voltage device according to the present invention.
도 7은 본 발명에 따른 고전압 소자의 전압-전류 분포도7 is a voltage-current distribution diagram of a high voltage device according to the present invention.
＊도면의 주요부분에 대한 부호의 설명＊＊ Description of symbols for main parts of the drawings ＊
61 : 제 1 도전형 반도체 기판61: first conductivity type semiconductor substrate
62, 63 : 제 1 도전형 제 1 반도체층62, 63: first conductivity type first semiconductor layer
64, 65 : 제 1 도전형 제 3 반도체층64, 65: first conductive third semiconductor layer
66, 67 : 소오스 불순물 영역66, 67: source impurity region
68 : 제 1 도전형 제 2 반도체층68: first conductivity type second semiconductor layer
69 : 제 2 도전형 드리프트 영역69: second conductivity type drift region
70 : 드레인 불순물 영역 71, 72 : 제 1 절연막70: drain impurity region 71, 72: first insulating film
73, 74 : 제 2 절연막 75, 76 : 게이트 전극73, 74: second insulating film 75, 76: gate electrode
77, 78 : 소오스 전극 79 : 드레인 전극77, 78: source electrode 79: drain electrode
80, 81 : 채널 영역80, 81: channel area
82, 83 : 채널 영역 가장자리의 표면 항복 발생영역82, 83: surface yield occurrence region at the edge of the channel region
84 : 벌크 항복 발생영역84: bulk yield area
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