JP5092202B2

JP5092202B2 - Semiconductor device

Info

Publication number: JP5092202B2
Application number: JP2005106348A
Authority: JP
Inventors: 将晴山路; 仁志澄田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-12-27
Filing date: 2005-04-01
Publication date: 2012-12-05
Anticipated expiration: 2025-04-01
Also published as: JP2006210865A

Description

本発明は半導体装置に関し、特に誘電体分離基板上に形成された半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device formed on a dielectric isolation substrate.

近年の誘電体分離技術の進歩に伴って、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）による制御回路、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパターン素子の１チップ化が実現している。特に、ＳＯＩ（Silicon On Insulator）基板上にトレンチを形成して半導体素子形成領域を絶縁分離する素子分離構造の登場によって、高耐圧パワーＩＣ（Integrated Circuit）分野の開発が大きく拡大してきている。
図８は、従来のｎチャネル形の高耐圧横形ＭＯＳＦＥＴをＳＯＩ基板上に形成した場合の半導体装置の要部断面図である。
従来の半導体装置３００は、ＳＯＩ基板３１０に、ｎ形の高耐圧横形ＭＯＳＦＥＴを形成した構成となっている。ＳＯＩ基板３１０は、ｎ形の支持基板３１１上にシリコン酸化膜３１２を張り合わせ、その上にさらにｎ形の半導体基板３１３を張り合わせ研磨することによって形成されている。ｎ形の高耐圧横形ＭＯＳＦＥＴのソース・ゲート領域３１４を形成するために、ｎ形の半導体基板３１３の表面層にｐ形のベース領域３１５が形成され、そのベース領域３１５の表面層にｐ⁺形のベースコンタクト領域３１６とｎ⁺形のソース領域３１７が形成されている。また、ｎ⁺形のドレイン領域３１８は、ベース領域３１５から一定距離、離して形成されたｎ^-形のバッファ領域３１９の表面層に形成されている。ベース領域３１５とバッファ領域３１９に挟まれた半導体基板３１３は、ｎ^-形のドリフト領域３２０となる。また、ベース領域３１５上にゲート酸化膜３２１を介してゲート電極３２２を形成する。さらに、ソース領域３１７とベースコンタクト領域３１６上にソース電極３２３を形成し、ドレイン領域３１８上にドレイン電極３２４を形成する。ゲート電極３２２、ソース電極３２３、ドレイン電極３２４は、それぞれゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと接続している。 Along with recent progress in dielectric isolation technology, pattern devices such as BiCMOS (Bipolar Complementary Metal Oxide Semiconductor) control circuits, power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and IGBT (Insulated Gate Bipolar Transistor) are integrated into a single chip. Is realized. In particular, the development of a high voltage IC (Integrated Circuit) field has been greatly expanded with the advent of an element isolation structure in which a trench is formed on an SOI (Silicon On Insulator) substrate to insulate and isolate a semiconductor element formation region.
FIG. 8 is a fragmentary cross-sectional view of a semiconductor device when a conventional n-channel high breakdown voltage lateral MOSFET is formed on an SOI substrate.
The conventional semiconductor device 300 has a configuration in which an n-type high breakdown voltage lateral MOSFET is formed on an SOI substrate 310. The SOI substrate 310 is formed by laminating a silicon oxide film 312 on an n-type support substrate 311 and further laminating and polishing an n-type semiconductor substrate 313 thereon. In order to form the source / gate region 314 of the n-type high breakdown voltage lateral MOSFET, a p-type base region 315 is formed on the surface layer of the n-type semiconductor substrate 313, and a p ^{+ -type} is formed on the surface layer of the base region 315. Base contact region 316 and n ^{+ -type} source region 317 are formed. The n ⁺ -type drain region 318 is formed in the surface layer of the n ⁻ -type buffer region 319 formed away from the base region 315 by a certain distance. The semiconductor substrate 313 sandwiched between the base region 315 and the buffer region 319 becomes an n ⁻ -type drift region 320. A gate electrode 322 is formed on the base region 315 with a gate oxide film 321 interposed therebetween. Further, a source electrode 323 is formed over the source region 317 and the base contact region 316, and a drain electrode 324 is formed over the drain region 318. The gate electrode 322, the source electrode 323, and the drain electrode 324 are connected to the gate terminal G, the source terminal S, and the drain terminal D, respectively.

図９は、従来の高耐圧横形ＭＯＳＦＥＴの平面図である。
図８で示した断面構造を持った高耐圧横形ＭＯＳＦＥＴの表面パターンを示している。
高集積化及び低オン抵抗化を図るための構造として、一般的に、図９のようにドレイン領域３１８が、ドリフト領域３２０を介してソース・ゲート領域３１４に完全に囲まれた表面パターンとなっている。また、デバイスの周辺部は表面に形成されたトレンチによる誘電体分離部３２５によって外部と分離されている。なお、この図では表面電極のパターン及びゲート酸化膜３２１の図示を省略している。
このような高耐圧横形ＭＯＳＦＥＴには、従来から以下のような問題があることが知られている。
図９の表面パターンにおいてドレインコーナ３２６では、ドレイン領域３１８が凸状態となっているために電界が高くなり、図８で示したソース領域３１７から注入される多数キャリアである電子流が集中する。そのため、このドレインコーナ３２６は、オン耐圧に対して最も弱い領域となる問題があった。 FIG. 9 is a plan view of a conventional high breakdown voltage lateral MOSFET.
9 shows a surface pattern of a high breakdown voltage lateral MOSFET having the cross-sectional structure shown in FIG.
As a structure for achieving high integration and low on-resistance, generally, the drain region 318 has a surface pattern completely surrounded by the source / gate region 314 through the drift region 320 as shown in FIG. ing. The peripheral portion of the device is separated from the outside by a dielectric separation portion 325 formed by a trench formed on the surface. In this figure, the surface electrode pattern and the gate oxide film 321 are not shown.
Conventionally, such a high breakdown voltage lateral MOSFET is known to have the following problems.
In the surface pattern of FIG. 9, in the drain corner 326, since the drain region 318 is in a convex state, the electric field becomes high, and the electron flow that is majority carriers injected from the source region 317 shown in FIG. Therefore, the drain corner 326 has a problem that it is the weakest region with respect to the ON breakdown voltage.

なお、ここで述べるオン耐圧とは、所定のゲート電圧を印加し、高耐圧横形ＭＯＳＦＥＴに、そのゲート電圧によって決定されるオン電流を流し、このオン電流を流したまま電圧を上昇していき、高耐圧横形ＭＯＳＦＥＴがアバランシェ増倍で破壊を起こす寸前の電圧と定義づけることとする。また、オフ耐圧はゲート電圧を印加せず、漏れ電流が流れている状態で、アバランシェ増倍を引き起こすアバランシェ電圧のことである。
従来から、このドレインコーナ３２６でのオン耐圧向上を図るために、ドレインコーナの構造の改良が、各種なされている。
例えば、特許文献１には、ドレインコーナでの電界緩和を目的としたオフセット領域を導入することが開示されている。
また、特許文献２には、電子電流の流入阻止を目的として、ｎ⁺ソース遮断領域を、ドレインコーナの円弧部周辺に設けて、ドレインコーナでの局所的な電子電流の集中を抑制するような構造を実現している。そのために、このｎ⁺ソース遮断領域には、図８で示す断面図のソース領域３１７は形成されず、ＭＯＳＦＥＴ構造にはならない。 The on-breakdown voltage described here applies a predetermined gate voltage, causes an on-current determined by the gate voltage to flow through the high-breakdown-voltage lateral MOSFET, and increases the voltage with the on-current flowing. The high breakdown voltage lateral MOSFET is defined as a voltage just before the breakdown due to avalanche multiplication. The off breakdown voltage is an avalanche voltage that causes avalanche multiplication in a state where a leakage current flows without applying a gate voltage.
Conventionally, in order to improve the on-breakdown voltage at the drain corner 326, various improvements have been made to the structure of the drain corner.
For example, Patent Document 1 discloses introducing an offset region for the purpose of electric field relaxation at a drain corner.
Further, in Patent Document 2, an n ⁺ source cutoff region is provided around the arc portion of the drain corner for the purpose of preventing the inflow of electron current, thereby suppressing local concentration of electron current at the drain corner. The structure is realized. Therefore, the source region 317 in the cross-sectional view shown in FIG. 8 is not formed in the n ⁺ source cutoff region, and the MOSFET structure is not formed.

また、特許文献３には、ＳＯＩ基板上において拡散工程後の拡散領域にトレンチ分離し、その中に、半導体素子を形成することで、各半導体素子間の相互干渉を防止し、また半導体素子の大きさの確定が容易なため試作期間を短縮できることが開示されている。
特開平６−２４４４１２号公報特開２０００−１５６４９５号公報特開２００４−１０３７９３号公報 In Patent Document 3, trench isolation is performed in a diffusion region after a diffusion process on an SOI substrate, and a semiconductor element is formed therein, thereby preventing mutual interference between the semiconductor elements. It is disclosed that the trial period can be shortened because the size can be easily determined.
Japanese Patent Laid-Open No. 6-244412 JP 2000-156495 A JP 2004-103793 A

しかし、従来の技術には以下のような問題があった。
例えば、特許文献１では、オフセット領域の導入によるデバイス面積が増加する問題があった。また、特許文献２では、駆動電流が低下してしまう問題があった。
また特許文献３で開示されているもののように、オフ時にＳＯＩ基板のドリフト領域に空乏層が広がる素子では、ストライプ状のパターンを有する拡散領域の端部でデバイスの耐圧維持領域がオープンになるため、絶縁分離領域を介して隣接する領域の電位変動がデバイス内部の電位分布に影響を与え、デバイスの耐圧特性が不安定となる問題がある。
さらに、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離基板上のデバイスは、プロセス中、特に、トレンチエッチング工程で発生するＦｅ、Ｃｕなどの汚染に対して特性が敏感となり、量産時の良品率に影響を与えるという問題がある。 However, the conventional techniques have the following problems.
For example, Patent Document 1 has a problem that the device area increases due to the introduction of the offset region. Moreover, in patent document 2, there existed a problem that a drive current fell.
In addition, as disclosed in Patent Document 3, in a device in which a depletion layer spreads in the drift region of the SOI substrate at the time of off, the breakdown voltage maintaining region of the device is opened at the end of the diffusion region having a stripe pattern. Further, there is a problem that the potential fluctuation of the region adjacent to the insulating isolation region affects the potential distribution inside the device, and the breakdown voltage characteristic of the device becomes unstable.
In addition, devices on dielectric isolation substrates that combine SOI substrates and trench isolations are sensitive to contamination during the process, especially in the trench etching process, such as Fe, Cu, etc. There is a problem of affecting.

本発明はこのような点に鑑みてなされたものであり、電流駆動能力を低下させることなくオン耐圧を改善可能な横形半導体装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a lateral semiconductor device capable of improving the on-breakdown voltage without reducing the current driving capability.

本発明では上記問題を解決するために、誘電体分離基板上に形成された半導体装置において、ドレイン領域及び電位が固定されるソース領域が前記誘電体分離基板表面の同一方向にストライプ状に伸びるように形成され、前記ドレイン領域の周囲にドリフト領域が形成され、２つの前記ソース領域によって前記ドレイン領域が共有されるように、前記ソース領域及び前記ドレイン領域が並設された横形半導体素子を有した半導体素子形成領域を具備し、前記半導体素子形成領域を囲むように、前記ソース領域およびドレイン領域の前記ストライプの端方向に隣接して配置される前記ドリフト領域を介して及び前記ドレイン領域及び前記ソース領域の配列方向に前記ドリフト領域を介して誘電体分離領域を備え、前記ストライプ状に形成された前記ドレイン領域の端方向に前記誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設け、前記半導体素子形成領域は、前記ドレイン領域及び前記ソース領域の配列方向に、前記誘電体分離領域を介して複数隣接して配置され、前記電位固定領域が複数の前記半導体素子形成領域に共通に設けられていることを特徴とする半導体装置が提供される。
上記の構成によれば、半導体素子形成領域内に形成される横形半導体素子のドレイン領域及びソース領域が、誘電体分離基板表面の同一方向にストライプ状に伸びるように形成されているので、ドレイン領域の一部に電流が集中してオン耐圧が悪化されることを防止する。また、半導体素子形成領域と、誘電体分離領域を介してストライプ状に形成されたドレイン領域の端方向に隣接する隣接領域に電位が固定される電位固定領域を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することが防止される。 In the present invention, in order to solve the above problem, in a semiconductor device formed on a dielectric isolation substrate, the drain region and the source region to which the potential is fixed extend in a stripe shape in the same direction on the surface of the dielectric isolation substrate. And a lateral semiconductor element in which the source region and the drain region are arranged in parallel so that the drain region is shared by the two source regions . A semiconductor element forming region, and surrounding the semiconductor element forming region through the drift region arranged adjacent to the end direction of the stripe of the source region and the drain region, and the drain region and the source comprising a dielectric isolation region through the drift region in the direction of arrangement of the regions, it is formed in the stripe A potential fixing region in which a potential is fixed to an adjacent region via the dielectric isolation region is provided in an end direction of the drain region, and the semiconductor element formation region is arranged in an arrangement direction of the drain region and the source region, A semiconductor device is provided, wherein the semiconductor device is arranged adjacent to each other via the dielectric isolation region, and the potential fixing region is provided in common to the plurality of semiconductor element formation regions.
According to the above configuration, the drain region and the source region of the horizontal semiconductor element formed in the semiconductor element formation region are formed to extend in the same direction on the surface of the dielectric isolation substrate, so that the drain region This prevents the current from being concentrated on a part of the current and the ON breakdown voltage from being deteriorated. Further, by providing a potential fixing region in which the potential is fixed in the adjacent region adjacent to the end direction of the drain region formed in a stripe shape through the dielectric isolation region and the semiconductor element forming region, It is possible to prevent the withstand voltage characteristics from fluctuating due to potential fluctuations of peripheral elements.

また、誘電体分離領域に囲まれた第１導電形半導体素子形成領域と、前記半導体素子形成領域の表面層にストライプ状に互いに離れて形成された、第１導電形のドレイン領域および第２導電形ベース領域と、前記ベース領域の表面層にストライプ状に形成された電位が固定される第１導電形ソース領域と、前記半導体素子形成領域と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、前記ベース領域およびドレイン領域の前記ストライプの端方向に隣接して配置される前記ドリフト領域を介して前記誘電体分離領域を備え、２つの前記ソース領域によって前記ドレイン領域が共有されるように、前記ソース領域及び前記ドレイン領域が並設された半導体装置において、前記ベース領域および前記ドレイン領域の前記ストライプの端方向に前記誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設け、前記半導体素子形成領域は、前記ドレイン領域及び前記ソース領域の配列方向に、前記誘電体分離領域を介して複数隣接して配置され、前記電位固定領域が複数の前記半導体素子形成領域に共通に設けられ、前記ベース領域の前記ストライプの幅方向で、前記ベース領域と前記誘電体分離領域との間に、前記ベース領域と同一導電形で、前記ベース領域よりも不純物総量が多いゲッタリング領域を備えた構成とする。
このような構成によれば、プロセス中に発生する汚染をこのゲッタリング領域で吸収することができる。その結果、汚染による素子特性への影響を抑えることが可能となり、安定した素子特性を得られることができる。 Also, a first conductivity type semiconductor element formation region surrounded by a dielectric isolation region, and a first conductivity type drain region and a second conductivity formed on the surface layer of the semiconductor element formation region in a striped manner. On the surface of the base region between the semiconductor element formation region and the source region, and the first conductivity type source region to which the potential formed in a stripe shape on the surface layer of the base region is fixed. A gate electrode formed through an insulating film on the substrate, and the dielectric isolation region through the drift region disposed adjacent to the end direction of the stripe of the base region and the drain region. In the semiconductor device in which the source region and the drain region are arranged side by side so that the drain region is shared by the region, the base region and the drain region are provided. A potential fixing region in which a potential is fixed to an adjacent region via the dielectric isolation region in an end direction of the stripe of the semiconductor region, and the semiconductor element forming region is arranged in an arrangement direction of the drain region and the source region Are arranged adjacent to each other via the dielectric isolation region, and the potential fixing region is provided in common to the plurality of semiconductor element formation regions, and in the width direction of the stripe of the base region, A gettering region having the same conductivity type as the base region and a larger total amount of impurities than the base region is provided between the dielectric isolation region and the base region.
According to such a configuration, contamination generated during the process can be absorbed by the gettering region. As a result, it is possible to suppress the influence on the element characteristics due to contamination, and stable element characteristics can be obtained.

そして、前記ベース領域の端方向において、前記ゲッタリング領域と前記誘電体分離領域との距離が、前記ベース領域と前記誘電体分離領域との距離より長くする。
このような構成によれば、ゲッタリング領域の端部において吸収された汚染物質が素子特性に影響を及ぼすことを防止することができる。 In the end direction of the base region, the distance between the gettering region and the dielectric isolation region is longer than the distance between the base region and the dielectric isolation region.
According to such a configuration, it is possible to prevent the contaminants absorbed at the end of the gettering region from affecting the device characteristics.

本発明は、誘電体分離基板上に形成された半導体装置において、半導体素子形成領域内に形成される横形半導体素子のドレイン領域及びソース領域が、誘電体分離基板表面の同一方向にストライプ状に伸びるように形成されているので、ドレイン領域の一部に電流が集中してオン耐圧が悪化することを防止することができる。また、半導体素子形成領域と、誘電体分離領域を介してストライプ状に形成されたドレイン領域の端方向に隣接する隣接領域に電位が固定される電位固定領域を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することを防止することができる。
さらには、従来のようなドレインコーナ部を設けず、ドレイン領域及びソース領域をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減できる。
また、ゲッタリング領域を設けることによりプロセス中に発生する汚染を吸収することができ、信頼性の高い半導体装置を提供することができる。さらに、前記ベース領域の端方向において、前記ゲッタリング領域と前記誘電体分離領域との距離が、前記ベース領域と前記誘電体分離領域との距離より長くすることによりさらに信頼性の高い半導体装置を提供することができる。 According to the present invention, in a semiconductor device formed on a dielectric isolation substrate, a drain region and a source region of a lateral semiconductor element formed in the semiconductor element formation region extend in stripes in the same direction on the surface of the dielectric isolation substrate. Thus, current concentration in a part of the drain region can be prevented from deteriorating the on-breakdown voltage. Further, by providing a potential fixing region in which the potential is fixed in the adjacent region adjacent to the end direction of the drain region formed in a stripe shape through the dielectric isolation region and the semiconductor element forming region, It is possible to prevent the breakdown voltage characteristics from fluctuating due to potential fluctuations in the peripheral elements.
Furthermore, since the drain region and the source region are formed in a stripe shape without providing a drain corner portion as in the prior art, the on-resistance per unit element area can be reduced.
Further, by providing the gettering region, contamination generated during the process can be absorbed, and a highly reliable semiconductor device can be provided. Further, in the end direction of the base region, the distance between the gettering region and the dielectric isolation region is longer than the distance between the base region and the dielectric isolation region, thereby providing a more reliable semiconductor device. Can be provided.

以下、本発明の実施の形態を図面を参照して詳細に説明する。実施の形態１
図１は、本発明の実施の形態１の半導体装置の要部平面図である。
また、図２は、図１の半導体装置のＡ−Ａ線での要部断面図である。
また、図３は、図１の半導体装置のＢ−Ｂ線での要部断面図である。
半導体装置１００は、誘電体分離基板上にｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した構成となっている。以下では、ＳＯＩ基板１１０を用いるものとして説明する。ＳＯＩ基板１１０は、図２、図３のように、支持基板１１１上にシリコン酸化膜１１２を張り合わせ、その上にさらに半導体基板１１３を張り合わせ、研磨することによって形成される。支持基板１１１の導電形はｎ形あるいはｐ形のどちらでも良い。半導体基板１１３にはｎ形層が形成される。さらに、ＳＯＩ基板１１０には、図２、図３に示すようにシリコン酸化膜１１２に達するようなトレンチにより誘電体分離領域１１４が形成されている。トレンチ内部には例えば、シリコン酸化膜などの絶縁膜が埋め込まれている。そしてこの誘電体分離領域１１４に囲まれた領域が半導体素子形成領域１２０となる。なお、ＳＯＩ基板１１０の形成方法はこれに限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Embodiment 1
FIG. 1 is a main part plan view of the semiconductor device according to the first embodiment of the present invention.
FIG. 2 is a cross-sectional view of main parts taken along line AA of the semiconductor device of FIG.
FIG. 3 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 taken along the line BB.
The semiconductor device 100 has a configuration in which an n-channel high voltage lateral MOSFET is formed on a dielectric isolation substrate. In the following description, the SOI substrate 110 is used. As shown in FIGS. 2 and 3, the SOI substrate 110 is formed by bonding a silicon oxide film 112 on a support substrate 111 and further bonding a semiconductor substrate 113 on the silicon oxide film 112 and polishing it. The conductivity type of the support substrate 111 may be either n-type or p-type. An n-type layer is formed on the semiconductor substrate 113. Further, in the SOI substrate 110, a dielectric isolation region 114 is formed by a trench reaching the silicon oxide film 112 as shown in FIGS. For example, an insulating film such as a silicon oxide film is embedded in the trench. A region surrounded by the dielectric isolation region 114 becomes a semiconductor element formation region 120. Note that the method for forming the SOI substrate 110 is not limited thereto.

半導体素子形成領域１２０には、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴが形成される。本実施の形態では、図１に示すように、ドレイン領域１２１、ソース領域１２２、１２３が、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成されている。なお、図１では、２つのソース領域１２２、１２３の間にドレイン領域１２１が配置され、２つのソース領域１２２、１２３で１つのドレイン領域１２１を共有している構成となっている。
ｎ⁺形のドレイン領域１２１は、図２、図３に示すように、半導体基板１１３の表面側に形成されたｎ^-形のバッファ領域１２１ａ内に形成されている。
ｎ⁺形のソース領域１２２、１２３は、図３に示すように、ｐ形のベース領域１２２ａ、１２３ａ内に形成されている。また、ベース領域１２２ａ、１２３ａ内には、図示しないソース電極とのコンタクトのためのｐ⁺形のベースコンタクト領域１２２ｂ、１２３ｂが形成されている。 In the semiconductor element formation region 120, an n-channel high breakdown voltage lateral MOSFET is formed. In the present embodiment, as shown in FIG. 1, the drain region 121 and the source regions 122 and 123 are formed to extend in the same direction on the surface of the SOI substrate 110 in a stripe shape. In FIG. 1, the drain region 121 is disposed between the two source regions 122 and 123, and the two source regions 122 and 123 share one drain region 121.
As shown in FIGS. 2 and 3, the n ⁺ -type drain region 121 is formed in an n ⁻ -type buffer region 121 a formed on the surface side of the semiconductor substrate 113.
As shown in FIG. 3, the n ^{+ -type} source regions 122 and 123 are formed in the p-type base regions 122a and 123a. In the base regions 122a and 123a, p ^{+ -type} base contact regions 122b and 123b for contact with a source electrode (not shown) are formed.

さらに、ドレイン領域１２１及びソース領域１２２、１２３の周囲には、誘電体分離領域１１４に接するようにｎ^-形のドリフト領域１２４が広がって形成されている。
なお、ｐ形のベース領域１２２ａ、１２３ａは、ゲート酸化膜１２５を介してゲート電極１２６より所定の電圧が印加されると、表面にチャネルが形成されるチャネル形成領域である。
以下、半導体素子形成領域１２０内に形成された高耐圧横形ＭＯＳＦＥＴの動作を説明する。
ゲート電極１２６に一定の正の電圧を印加すると、高耐圧横形ＭＯＳＦＥＴがオンし、ゲート電極１２６直下のｐ形のベース領域１２２ａ、１２３ａの表面がｎ形に反転しチャネル領域が形成される。このとき電子がソース領域１２２、１２３からチャネルを介してドリフト領域１２４に流れ出しドリフトされ、バッファ領域１２１ａを介してドレイン領域１２１に達し吸収される。 Further, around the drain region 121 and the source regions 122 and 123, an n ⁻ -type drift region 124 is formed so as to extend in contact with the dielectric isolation region 114.
The p-type base regions 122a and 123a are channel formation regions in which a channel is formed on the surface when a predetermined voltage is applied from the gate electrode 126 through the gate oxide film 125.
Hereinafter, the operation of the high breakdown voltage lateral MOSFET formed in the semiconductor element formation region 120 will be described.
When a certain positive voltage is applied to the gate electrode 126, the high breakdown voltage lateral MOSFET is turned on, and the surfaces of the p-type base regions 122a and 123a immediately below the gate electrode 126 are inverted to n-type to form a channel region. At this time, electrons flow out from the source regions 122 and 123 to the drift region 124 through the channel, are drifted, reach the drain region 121 through the buffer region 121a, and are absorbed.

このとき、ドレイン領域１２１及びソース領域１２２、１２３は、ＳＯＩ基板１１０表面の同一方向にストライプ状に伸びるように形成され、その周囲にドリフト領域１２４を形成したので、ドレイン領域１２１の一部に電流が集中してオン耐圧が悪化することを防止することができる。
ところで、上記のようにドレイン領域１２１及びソース領域１２２、１２３をストライプ状に形成したときに、そのストライプの端方向に、誘電体分離領域１１４を介して隣接する隣接領域に電位変動があると、半導体素子形成領域１２０内に形成した高耐圧横形ＭＯＳＦＥＴの電位分布に影響を与え、耐圧特性が不安定となる問題がある。
そこで、半導体装置１００には、半導体素子形成領域１２０の隣接領域に電位が固定される領域を設けている。例えば、図１で示しているように、ストライプの端方向に隣接する隣接領域のドリフト領域１２４の表面に、例えばｎ⁺形の電位固定領域１３０を設ける。この電位固定領域１３０を例えば、−５Ｖ、０Ｖ、５Ｖのように、ある電位に固定する。これにより、半導体素子形成領域１２０内に形成した高耐圧横形ＭＯＳＦＥＴの耐圧特性が、周辺素子の電位変動によって変動することを防止することができる。 At this time, the drain region 121 and the source regions 122 and 123 are formed to extend in the same direction on the surface of the SOI substrate 110 in a stripe shape, and the drift region 124 is formed around the drain region 121, so that a current flows in a part of the drain region 121. It is possible to prevent the on-breakdown voltage from degrading due to concentration.
By the way, when the drain region 121 and the source regions 122 and 123 are formed in a stripe shape as described above, if there is a potential fluctuation in an adjacent region via the dielectric isolation region 114 in the end direction of the stripe, There is a problem that the voltage distribution of the high breakdown voltage lateral MOSFET formed in the semiconductor element formation region 120 is affected and the breakdown voltage characteristics become unstable.
Therefore, the semiconductor device 100 is provided with a region where the potential is fixed in a region adjacent to the semiconductor element formation region 120. For example, as shown in FIG. 1, for example, an n ^{+ -type} potential fixing region 130 is provided on the surface of the drift region 124 of the adjacent region adjacent to the stripe end direction. The potential fixing region 130 is fixed to a certain potential, for example, -5V, 0V, 5V. Thereby, it is possible to prevent the breakdown voltage characteristics of the high breakdown voltage lateral MOSFET formed in the semiconductor element formation region 120 from fluctuating due to potential fluctuations of the peripheral elements.

なお、ソース領域１２２、１２３は、通常、電源やグランドなど固定された電位に接続されるため、ドレイン領域１２１、ソース領域１２２、１２３の配列方向に隣接する領域からの電位変動の影響は受けにくいので、図１のように、半導体素子形成領域１２０を１個から複数個設けることが可能で、電位が固定される領域を設けなくともよい。
次に、図１、図２、図３に示したストライプ状に形成したドレイン領域１２１及びソース領域１２２、１２３を用いた高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示す。
図４は、半導体素子形成領域に形成した高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示すグラフである。
ここでは、ゲート電圧Ｖｇ＝５Ｖのときの単位素子面積あたりのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を示している。なお、比較のために、特許文献２にあるような、電子電流の流入阻止を目的として、ｎ⁺ソース遮断領域をドレインコーナの円弧部周辺に設けて、ドレインコーナでの局所的な電子電流の集中を抑制する従来構造の特性についても同じグラフ上に示している。このグラフのように、図１に示したストライプ状に形成したドレイン領域１２１及びソース領域１２２、１２３を用いた高耐圧横形ＭＯＳＦＥＴでは、従来のようなＭＯＳＦＥＴ構造とならない無駄なドレインコーナ部を省いて、ドレイン領域１２１及びソース領域１２２、１２３をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減でき、従来に比べて飛躍的に電流駆動能力を増大できることがわかった。また、これによりデバイスの省スペース化も期待できる。 Note that since the source regions 122 and 123 are usually connected to a fixed potential such as a power supply or ground, they are not easily affected by potential fluctuations from regions adjacent to the drain region 121 and the source regions 122 and 123 in the arrangement direction. Therefore, as shown in FIG. 1, one to a plurality of semiconductor element formation regions 120 can be provided, and a region where the potential is fixed need not be provided.
Next, the current-voltage characteristics of the high breakdown voltage lateral MOSFET using the drain region 121 and the source regions 122 and 123 formed in the stripe shape shown in FIGS.
FIG. 4 is a graph showing current-voltage characteristics of a high breakdown voltage lateral MOSFET formed in a semiconductor element formation region.
Here, the drain voltage Vd / drain current Id characteristics per unit element area when the gate voltage Vg = 5V is shown. For comparison, for the purpose of blocking inflow of electron current as disclosed in Patent Document 2, an n ⁺ source cutoff region is provided around the arc portion of the drain corner so that local electron current at the drain corner is reduced. The characteristics of the conventional structure that suppresses concentration are also shown on the same graph. As shown in this graph, the high breakdown voltage lateral MOSFET using the drain region 121 and the source regions 122 and 123 formed in the stripe shape shown in FIG. 1 omits a useless drain corner portion that does not have a conventional MOSFET structure. Since the drain region 121 and the source regions 122 and 123 are formed in stripes, it has been found that the on-resistance per unit element area can be reduced and the current driving capability can be dramatically increased as compared with the conventional case. This can also be expected to save space on the device.

なお、上記では、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合について説明したが、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合にも同様の効果が得られる。
図５は、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを半導体素子形成領域内に形成した場合の半導体装置の要部断面図である。
半導体装置２００は、支持基板２１１上にシリコン酸化膜２１２を張り合わせ、その上にさらに半導体基板２１３を張り合わせ、研磨することによって形成されたＳＯＩ基板２１０を用いている。支持基板２１１の導電形は、ｎ形あるいはｐ形のどちらでも良い。また半導体基板１１３にはｎ形層が形成される。ＳＯＩ基板２１０には、シリコン酸化膜２１２に達するようなトレンチにより誘電体分離領域２１４が形成されている。トレンチには例えば、シリコン酸化膜などの絶縁膜が埋め込まれている。そしてこの誘電体分離領域２１４に囲まれた領域が半導体素子形成領域２２０となっている。 In the above description, the case where an n-channel type high breakdown voltage lateral MOSFET is formed has been described. However, the same effect can be obtained when a p-channel type high breakdown voltage lateral MOSFET is formed.
FIG. 5 is a fragmentary cross-sectional view of a semiconductor device when a p-channel high breakdown voltage lateral MOSFET is formed in a semiconductor element formation region.
The semiconductor device 200 uses an SOI substrate 210 formed by bonding a silicon oxide film 212 on a support substrate 211 and further bonding and polishing a semiconductor substrate 213 thereon. The conductivity type of the support substrate 211 may be either n-type or p-type. An n-type layer is formed on the semiconductor substrate 113. In the SOI substrate 210, a dielectric isolation region 214 is formed by a trench reaching the silicon oxide film 212. For example, an insulating film such as a silicon oxide film is embedded in the trench. A region surrounded by the dielectric isolation region 214 is a semiconductor element formation region 220.

半導体素子形成領域２２０には、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴが形成される。半導体装置２００の平面図は図１と同様であるので図示を省略するが、ドレイン領域２２１、ソース領域２２２、２２３が、ＳＯＩ基板２１０表面の同一方向にストライプ状に伸びるように形成されている。
ｐ⁺形のドレイン領域２２１は、半導体基板２１３の表面側に形成されたｐ形のオフセット領域２２１ａ内に形成されている。
ｐ⁺形のソース領域２２２、２２３は、図５に示すように、ｎ形のウェル領域２２２ａ、２２３ａ内に形成されている。また、ウェル領域２２２ａ、２２３ａ内には、図示しないソース電極とのコンタクトのためのｎ⁺形のウェルコンタクト領域２２２ｂ、２２３ｂが形成されている。 In the semiconductor element formation region 220, a p-channel high breakdown voltage lateral MOSFET is formed. Although the plan view of the semiconductor device 200 is the same as FIG. 1 and is not shown, the drain region 221 and the source regions 222 and 223 are formed to extend in the same direction on the surface of the SOI substrate 210 in a stripe shape.
The p ⁺ -type drain region 221 is formed in a p-type offset region 221 a formed on the surface side of the semiconductor substrate 213.
As shown in FIG. 5, the p ^{+ type} source regions 222 and 223 are formed in the n type well regions 222a and 223a. In the well regions 222a and 223a, n ^{+ -type} well contact regions 222b and 223b for contact with a source electrode (not shown) are formed.

さらに、ドレイン領域２２１及びソース領域２２２、２２３の周囲には、ｐ^-形のドリフト領域２２４が形成されている。
なお、ｎ形のウェル領域２２２ａ、２２３ａは、ゲート酸化膜２２５を介してゲート電極２２６より所定の電圧が印加されると、表面にチャネルが形成されるチャネル形成領域である。
以下、半導体素子形成領域２２０内に形成された高耐圧横形ＭＯＳＦＥＴの動作を説明する。
ゲート電極２２６に一定の負の電圧を印加すると、高耐圧横形ＭＯＳＦＥＴがオンし、ゲート電極２２６直下のｎ形のウェル領域２２２ａ、２２３ａの表面がｐ形に反転しチャネル領域が形成される。このとき正孔がソース領域２２２、２２３からチャネルを介してドリフト領域２２４に流れ出しドリフトされ、オフセット領域２２１ａを介してドレイン領域２２１に達し吸収される。 Further, a p ⁻ -type drift region 224 is formed around the drain region 221 and the source regions 222 and 223.
The n-type well regions 222a and 223a are channel formation regions in which a channel is formed on the surface when a predetermined voltage is applied from the gate electrode 226 through the gate oxide film 225.
Hereinafter, the operation of the high breakdown voltage lateral MOSFET formed in the semiconductor element formation region 220 will be described.
When a constant negative voltage is applied to the gate electrode 226, the high breakdown voltage lateral MOSFET is turned on, and the surfaces of the n-type well regions 222a and 223a immediately below the gate electrode 226 are inverted to a p-type to form a channel region. At this time, holes flow out from the source regions 222 and 223 through the channel to the drift region 224, are drifted, reach the drain region 221 through the offset region 221a, and are absorbed.

以上のようなｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成した場合においても、ドレイン領域２２１及びソース領域２２２、２２３を、ＳＯＩ基板２１０表面の同一方向にストライプ状に伸びるように形成したので、ドレイン領域２２１の一部に電流が集中してオン耐圧が悪化することを防止することができる。また、半導体素子形成領域２２０と、誘電体分離領域を介して隣接する隣接領域に電位が固定される領域を設けることにより、高耐圧横形ＭＯＳＦＥＴの耐圧特性が周辺素子の電位変動によって変動することを防止することができる。さらには、従来のようなドレインコーナ部を設けず、ドレイン領域２２１及びソース領域２２２、２２３をストライプ状に形成しているために、単位素子面積あたりのオン抵抗を低減できる。実施の形態２
図６は、本発明の実施の形態２の半導体装置の要部平面図である。また、図７は、図６の半導体装置のＣ−Ｃ線での要部断面図である。 Even when the p-channel high breakdown voltage lateral MOSFET as described above is formed, the drain region 221 and the source regions 222 and 223 are formed so as to extend in the same direction on the surface of the SOI substrate 210. It is possible to prevent the current from being concentrated on a part of 221 and the ON breakdown voltage from being deteriorated. Further, by providing a region where the potential is fixed in the adjacent region adjacent to the semiconductor element formation region 220 via the dielectric isolation region, the breakdown voltage characteristic of the high breakdown voltage lateral MOSFET varies depending on the potential fluctuation of the peripheral element. Can be prevented. Furthermore, since the drain region 221 and the source regions 222 and 223 are formed in a stripe shape without providing a drain corner portion as in the prior art, the on-resistance per unit element area can be reduced. Embodiment 2
FIG. 6 is a fragmentary plan view of the semiconductor device according to the second embodiment of the present invention. FIG. 7 is a cross-sectional view of main parts taken along line CC of the semiconductor device of FIG.

本実施の形態は、ゲッタリング領域１２７、１２８が形成されている点で実施の形態１と異なり、他の構成は、実施の形態１と同様である。ゲッタリング領域１２７，１２８は、プロセス中で発生するＦｅ、Ｃｕなどの汚染を吸収し、素子特性に汚染の影響が現れないようにするものである。ベース領域１２２ａ、１２３ａよりも不純物総量を多く形成することにより汚染物質がベース領域１２２ａ、１２３ａに吸収されることを抑制でき、積極的にゲッタリングすることができる。また、ベース領域１２２ａ、１２３ａより深く形成し、ドリフト領域との接合面積を増加させることによりゲッタリング効果を高めることができる。また、ゲッタリング領域１２７、１２８は、ベース領域１２２ａと誘電体分離領域１１４ｂとの間に形成することにより素子特性にゲッタリング領域１２７の影響を及ぼすことを回避することができる。また、ベース領域１２２ａ、１２３ａと接することにより二次降伏の発生を抑え、オン耐圧をより向上させることができる。 The present embodiment is different from the first embodiment in that gettering regions 127 and 128 are formed, and other configurations are the same as those of the first embodiment. The gettering regions 127 and 128 absorb contamination such as Fe and Cu generated in the process so that the influence of the contamination does not appear in the element characteristics. By forming the total amount of impurities larger than that of the base regions 122a and 123a, the contaminants can be prevented from being absorbed into the base regions 122a and 123a, and can be actively gettered. Further, the gettering effect can be enhanced by forming deeper than the base regions 122a and 123a and increasing the junction area with the drift region. Further, by forming the gettering regions 127 and 128 between the base region 122a and the dielectric isolation region 114b, it is possible to avoid the influence of the gettering region 127 on the element characteristics. Further, by contacting the base regions 122a and 123a, occurrence of secondary breakdown can be suppressed, and the on-breakdown voltage can be further improved.

また、図７に示すように、ゲッタリング領域１２７，１２８の端部と誘電体分離領域１１４ａとの距離が、ベース領域１２２ａと誘電体分離領域１１４ａとの距離より長く形成することにより、素子特性へのゲッタリング領域１２７，１２８の影響を取り除くことができる。ここで、ゲッタリング領域１２７，１２８の端部と誘電体分離領域１１４ａとの距離と、ベース領域１２２ａと誘電体分離領域１１４ａとの距離との差は、ベース領域１２２ａの横方向拡散距離以上であれば良い。
なお、上記では、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴとｐチャネル形の高耐圧横形ＭＯＳＦＥＴとについてそれぞれ説明したが、両者が同一のＳＯＩ基板上に形成される場合においても、もちろん同様に適用が可能である。この場合、ｐ形またはｎ形の支持基板上にシリコン酸化膜を介してｐ形またはｎ形の半導体基板を形成したＳＯＩ基板を用いる。半導体基板がｎ形の場合には、ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する領域にｐ形不純物を拡散し、ｐ形の半導体素子形成領域を形成した上でｐチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する。半導体基板がｐ形の場合は、ｎチャネル形の高耐圧横形ＭＯＳＦＥＴを形成する領域にｎ形の不純物を拡散し、ｎ形の半導体素子形成領域を形成した上でｎ形の高耐圧横形ＭＯＳＦＥＴを形成する。 In addition, as shown in FIG. 7, the distance between the end portions of the gettering regions 127 and 128 and the dielectric isolation region 114a is longer than the distance between the base region 122a and the dielectric isolation region 114a. The influence of gettering regions 127 and 128 on the can be removed. Here, the difference between the distance between the end portions of the gettering regions 127 and 128 and the dielectric isolation region 114a and the distance between the base region 122a and the dielectric isolation region 114a is equal to or greater than the lateral diffusion distance of the base region 122a. I just need it.
In the above description, the n-channel type high breakdown voltage lateral MOSFET and the p-channel type high breakdown voltage lateral MOSFET have been described. However, even when both are formed on the same SOI substrate, of course, the same application is possible. It is. In this case, an SOI substrate in which a p-type or n-type semiconductor substrate is formed on a p-type or n-type support substrate via a silicon oxide film is used. When the semiconductor substrate is n-type, p-type impurities are diffused in a region where a p-channel type high breakdown voltage lateral MOSFET is to be formed, a p-type semiconductor element formation region is formed, and then a p-channel type high breakdown voltage lateral MOSFET is formed. Form. When the semiconductor substrate is p-type, an n-type impurity is diffused in a region where an n-channel type high-voltage lateral MOSFET is formed, an n-type semiconductor element formation region is formed, and then an n-type high-voltage lateral MOSFET is formed. Form.

本発明の実施の形態１の半導体装置の要部平面図である。1 is a plan view of a principal part of a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置のＡ−Ａ線での要部断面図である。FIG. 2 is an essential part cross-sectional view taken along line AA of the semiconductor device of FIG. 1. 図１の半導体装置のＢ−Ｂ線での要部断面図である。FIG. 2 is a main part cross-sectional view taken along line BB of the semiconductor device of FIG. 1. 半導体素子形成領域に形成した高耐圧横形ＭＯＳＦＥＴの電流−電圧特性を示すグラフである。It is a graph which shows the current-voltage characteristic of the high voltage | pressure-resistant lateral MOSFET formed in the semiconductor element formation area. ｐチャネル形の高耐圧横形ＭＯＳＦＥＴを半導体素子形成領域内に形成した場合の半導体装置の要部断面図である。It is principal part sectional drawing of a semiconductor device at the time of forming p channel type high voltage | pressure-resistant lateral MOSFET in a semiconductor element formation area. 本発明の実施の形態２の半導体装置の要部平面図である。It is a principal part top view of the semiconductor device of Embodiment 2 of this invention. 図６の半導体装置のＣ−Ｃ線での要部断面図である。FIG. 7 is a cross-sectional view of main parts taken along line CC of the semiconductor device of FIG. 6. 従来のｎチャネル形の高耐圧横形ＭＯＳＦＥＴをＳＯＩ基板上に形成した場合の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device at the time of forming the conventional n channel type high proof pressure lateral MOSFET on an SOI substrate. 従来の高耐圧横形ＭＯＳＦＥＴの平面図である。It is a top view of the conventional high voltage | pressure-resistant lateral MOSFET.

Explanation of symbols

１００半導体装置
１１０ＳＯＩ基板
１１１支持基板
１１２シリコン酸化膜
１１３半導体基板
１１４、１１４ａ、１１４ｂ誘電体分離領域
１２０半導体素子形成領域
１２１ドレイン領域
１２１ａバッファ領域
１２２、１２３ソース領域
１２２ａ、１２３ａベース領域
１２２ｂ、１２３ｂベースコンタクト領域
１２４ドリフト領域
１２５ゲート酸化膜
１２６ゲート電極
１２７、１２８ゲッタリング領域
１３０電位固定領域 DESCRIPTION OF SYMBOLS 100 Semiconductor device 110 SOI substrate 111 Support substrate 112 Silicon oxide film 113 Semiconductor substrate 114, 114a, 114b Dielectric isolation region 120 Semiconductor element formation region 121 Drain region 121a Buffer region 122, 123 Source region 122a, 123a Base region 122b, 123b Base Contact region 124 Drift region 125 Gate oxide film 126 Gate electrode 127, 128 Gettering region 130 Potential fixed region

Claims

In a semiconductor device formed on a dielectric separation substrate,
A drain region and a source region to which a potential is fixed are formed to extend in a stripe shape in the same direction on the surface of the dielectric isolation substrate, a drift region is formed around the drain region, and the drain region is formed by two source regions. A semiconductor element forming region having a horizontal semiconductor element in which the source region and the drain region are arranged side by side so that the region is shared ;
The drift region via the drift region disposed adjacent to the end direction of the stripe of the source region and the drain region so as to surround the semiconductor element formation region and in the arrangement direction of the drain region and the source region With a dielectric isolation region through
A potential fixing region in which a potential is fixed to an adjacent region via the dielectric isolation region is provided in an end direction of the drain region formed in the stripe shape, and the semiconductor element formation region includes the drain region and the drain region A semiconductor device, wherein a plurality of adjacently arranged via the dielectric isolation regions are arranged in a source region arrangement direction, and the potential fixing region is provided in common to the plurality of semiconductor element forming regions.

2. The semiconductor device according to claim 1, wherein the dielectric isolation substrate is an SOI substrate in which the semiconductor element formation region is isolated by a trench.

A first conductivity type semiconductor element formation region surrounded by a dielectric isolation region, and a first conductivity type drain region and a second conductivity type base formed on the surface layer of the semiconductor element formation region so as to be separated from each other in stripes Insulation on the surface of the base region between the semiconductor element forming region and the source region, a first conductivity type source region in which a potential formed in a stripe shape on the surface layer of the base region is fixed; A gate electrode formed through a film, and the dielectric isolation region via the drift region disposed adjacent to the end direction of the stripe of the base region and the drain region. In the semiconductor device in which the source region and the drain region are arranged side by side so that the drain region is shared,
Providing a potential fixing region in which the potential is fixed to an adjacent region adjacent to the base region and the drain region via the dielectric isolation region in the end direction of the stripe;
A plurality of the semiconductor element formation regions are arranged adjacent to each other in the arrangement direction of the drain region and the source region via the dielectric isolation region, and the potential fixing region is provided in common to the plurality of semiconductor element formation regions. And
In the width direction of the stripe of the base region, a gettering region having the same conductivity type as the base region and a larger amount of impurities than the base region is provided between the base region and the dielectric isolation region. A semiconductor device characterized by the above.

The distance between the gettering region and the dielectric isolation region in the end direction of the stripe of the base region is longer than the distance between the base region and the dielectric isolation region. Semiconductor device.

The semiconductor device according to claim 4, wherein the gettering region is in contact with the base region.

6. The semiconductor device according to claim 3, wherein the element formation region is a region in which a semiconductor layer formed on a support substrate via an oxide film is separated by a trench. 6.