KR100476108B1 - The output buffer circuit - Google Patents
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Abstract
소정 신호의 듀티비를 그대로 유지시키면서 전위레벨을 외부에서 요구하는 전위레벨로 정확히 변환한다.While maintaining the duty ratio of the predetermined signal as it is, the potential level is accurately converted to an externally required potential level.
외부로 출력할 소정의 입력신호를 반전시키고, 그 입력신호와 반전시킨 입력신호의 전위레벨을 각기 집적소자의 외부에서 요구하는 전위레벨로 시프트시키며, 전위레벨을 시프트시킨 두 신호의 상승 에지 또는 하강 에지에서 각기 소정 폭의 펄스신호를 발생한 후 그 소정 폭의 펄스신호로 출력신호를 생성함으로써 입력신호의 상승에지에 따라 출력신호의 상승에지를 발생할 때까지의 지연시간과 입력신호의 하강에지에 따라 출력신호의 하강에지를 발생할 때까지의 지연시간이 동일하고, 이로 인하여 출력신호는 입력신호와 완전히 듀티비가 동일하고, 전위레벨만 전원단자의 전위레벨로 시프트되어 출력된다.Inverts a predetermined input signal to be output to the outside, shifts the potential level of the input signal and the inverted input signal to the potential level required by the outside of the integrated device, respectively, and the rising edge or falling edge of the two signals whose potential level is shifted. After generating the pulse signal of the predetermined width at the edge and generating the output signal with the pulse signal of the predetermined width, the delay time from the rising edge of the input signal to the rising edge of the input signal and the falling edge of the input signal The delay time until the falling edge of the output signal is the same, so that the output signal is the same duty ratio as the input signal completely, only the potential level is shifted to the potential level of the power supply terminal and output.
Description
본 발명은 VLSI(Very Large Scale Integration) 등을 비롯한 각종 집적소자의 내부에서 집적소자의 외부로 소정의 신호를 출력할 경우에 그 출력할 신호의 전위레벨을 외부에서 요구하는 전위레벨로 변환하는 출력 버퍼회로에 관한 것으로 특히 외부로 출력할 신호의 듀티비(duty ratio)를 그대로 유지하면서 전위레벨만 외부에서 요구하는 전위레벨을 가지도록 변환하는 출력 버퍼회로에 관한 것이다.According to the present invention, when a predetermined signal is output from the inside of various integrated devices, such as VLSI (Very Large Scale Integration), to the outside of the integrated device, an output for converting the potential level of the signal to be output to the required potential level from the outside. The present invention relates to a buffer circuit, and more particularly, to an output buffer circuit for converting only a potential level to have a potential level externally required while maintaining a duty ratio of a signal to be output to the outside.
일반적으로 소정의 집적소자들은 내부에서 처리한 소정의 신호들을 외부로 출력하기 위한 출력 구동회로를 내장하고 있고, 그 출력 구동회로 내에는, 집적소자의 내부에서 사용하는 신호의 전위 레벨과 외부에서 요구하는 신호의 전위 레벨이 상이할 경우에 내부 신호의 전위레벨을 외부에서 요구하는 전위레벨로 변환하기 위한 레벨 시프터를 구비하고 있다.In general, predetermined integrated devices have an output driving circuit for outputting predetermined signals processed therein to the outside, and in the output driving circuit, the potential level of the signal used inside the integrated device and externally required signals are required. When the potential levels of the signals to be different are provided, a level shifter is provided for converting the potential levels of the internal signals to potential levels required from the outside.
그러나 상기 레벨 시프터의 회로 특성은 입력신호의 전위레벨을 집적소자의 외부에서 요구하는 전위레벨로 시프트하면서 듀티비가 함께 변화되고, 이로 인하여 고속으로 동작하는 집적소자에는 사용할 수 없었다.However, the circuit characteristic of the level shifter changes the duty ratio while shifting the potential level of the input signal to a potential level required from the outside of the integrated device, and thus cannot be used for an integrated device operating at high speed.
이러한 종래의 기술을 도 1의 도면을 참조하여 상세히 설명한다.This conventional technique will be described in detail with reference to the drawings of FIG. 1.
도 1은 종래의 레벨 시프터의 구성을 보인 상세 회로도이다. 이에 도시된 바와 같이 전원단자(Vdd)와 접지의 사이에 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM11)와, 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)가 각기 직렬 접속되어 피모스 트랜지스터(PM11)의 게이트가 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)의 접속점에 접속되고, 피모스 트랜지스터(PM12)의 게이트가 피모스 트랜지스터(PM11) 및 엔모스 트랜지스터(NM11)의 접속점에 접속되어 미러(Mirror) 타입의 센스 증폭기(100)가 구성된다. 그리고 입력신호(SIN)가 상기 센스 증폭기(100)의 엔모스 트랜지스터(NM11)의 게이트에 접속됨과 아울러 인버터(INV11)를 통해 센스 증폭기(100)의 엔모스 트랜지스터(NM12)의 게이트에 접속되어 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)의 접속점에서 전위레벨이 상승된 신호가 출력되게 구성된다.1 is a detailed circuit diagram showing the configuration of a conventional level shifter. As shown therein, the PMOS transistor PM11 and the NMOS transistor NM11 and the PMOS transistor PM12 and the NMOS transistor NM12 are connected in series between the power supply terminal Vdd and the ground, respectively. The gate of the transistor PM11 is connected to the connection point of the PMOS transistor PM12 and the NMOS transistor NM12, and the gate of the PMOS transistor PM12 is the connection point of the PMOS transistor PM11 and the NMOS transistor NM11. It is connected to the mirror type sense amplifier 100 is configured. The input signal SIN is connected to the gate of the NMOS transistor NM11 of the sense amplifier 100 and is connected to the gate of the NMOS transistor NM12 of the sense amplifier 100 through an inverter INV11. The signal whose potential level is raised at the connection point of the MOS transistor PM12 and the NMOS transistor NM12 is output.
도 1의 도면 설명중 미설명 부호 Vdd는 집적소자의 외부에서 요구하는 전위 레벨의 전원이 인가되는 전원단자이다.In the drawing description of FIG. 1, reference numeral Vdd denotes a power supply terminal to which power at a potential level required from the outside of the integrated device is applied.
이와 같이 구성된 종래의 레벨 시프터는 전원단자(Vdd)에 전원이 인가된 상태에서 입력신호(SIN)가 센스 증폭기(100)의 엔모스 트랜지스터(NM11)의 게이트에 인가됨과 아울러 인버터(INV11)를 반전되어 엔모스 트랜지스터(NM12)의 게이트에 인가된다.In the conventional level shifter configured as described above, the input signal SIN is applied to the gate of the NMOS transistor NM11 of the sense amplifier 100 while the power is applied to the power supply terminal Vdd, and the inverter INV11 is inverted. And the gate of the NMOS transistor NM12.
그러면, 엔모스 트랜지스터(NM11)(NM12)는 상기 입력신호(SIN)의 전위레벨에 따라 선택적으로 도통상태로 되고, 엔모스 트랜지스터(NM11)(NM12)가 선택적으로 도통상태도 됨에 따라 피모스 트랜지스터(PM12)(PM11)가 선택적으로 도통 상태로 되어 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)의 접속점에서는 전원단자(Vdd)의 전위레벨 즉, 집적소자의 외부에서 요구하는 전위레벨을 가지는 소정의 출력신호가 발생된다.Then, the NMOS transistor NM11 (NM12) is selectively in a conductive state according to the potential level of the input signal SIN, and the NMOS transistor NM11 (NM12) is selectively in a conductive state as the PMOS transistor is also in a conductive state. The PM12 and the PM11 are selectively in a conductive state and have a potential level of the power supply terminal Vdd, that is, a potential level required from the outside of the integrated element at the connection point of the PMOS transistor PM12 and the NMOS transistor NM12. A predetermined output signal is generated.
예를 들면, 입력신호(SIN)가 고전위일 경우에 엔모스 트랜지스터(NM11)가 도통상태로 되어 피모스 트랜지스터(PM12)가 도통 상태로 되고, 엔모스 트랜지스터(NM12)가 차단상태로 되어 피모스 트랜지스터(PM11)가 차단상태로 되므로 전원단자(Vdd)의 전위가 피모스 트랜지스터(PM12)를 통해 출력된다. 그리고 입력신호(SIN)가 저전위일 경우에는 상기와는 반대로 엔모스 트랜지스터(NM11)가 차단상태로 되어 피모스 트랜지스터(PM12)가 차단상태로 되고, 엔모스 트랜지스터(NM12)가 도통상태로 되어 피모스 트랜지스터(PM11)가 도통상태로 되므로 접지전위인 저전위가 엔모스 트랜지스터(NM12)를 통해 출력된다.For example, when the input signal SIN is at high potential, the NMOS transistor NM11 is in a conducting state, the PMOS transistor PM12 is in a conducting state, and the NMOS transistor NM12 is in a blocking state, and the PMOS is blocked. Since the transistor PM11 is turned off, the potential of the power supply terminal Vdd is output through the PMOS transistor PM12. On the contrary, when the input signal SIN is at low potential, the NMOS transistor NM11 is turned off, the PMOS transistor PM12 is turned off, and the NMOS transistor NM12 is turned on. Since the PMOS transistor PM11 is brought into a conductive state, the low potential, which is the ground potential, is output through the NMOS transistor NM12.
이러한 종래의 레벨 시프터는 상기한 바와 같이 입력신호(SIN)가 엔모스 트랜지스터(NM11)의 게이트에 직접 인가됨과 아울러 인버터(INV11)를 통해 반전 및 지연된 후 엔모스 트랜지스터(NM12)의 게이트에 인가되므로 엔모스 트랜지스터(NM11)(NM12)의 게이트에 인가되는 두 신호의 지연 시간은 서로 상이하다. 또한 입력신호(SIN)가 고전위일 경우에는 전원단자(Vdd)의 전위가 그 피모스 트랜지스터(PM12)를 통해 출력되고, 입력신호(SIN)가 저전위일 경우에는 접지 전위가 엔모스 트랜지스터(NM12)를 통해 출력되는 것으로 센스 증폭기(100)에서 생성하는 고전위 및 저전위의 생성 경로(path)가 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)로 서로 상이하고, 그 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM12)의 동작 지연시간도 서로 상이하다.The conventional level shifter is applied to the gate of the NMOS transistor NM12 after the input signal SIN is directly applied to the gate of the NMOS transistor NM11 and is inverted and delayed through the inverter INV11 as described above. The delay times of the two signals applied to the gates of the NMOS transistors NM11 and NM12 are different from each other. When the input signal SIN is at high potential, the potential of the power supply terminal Vdd is output through the PMOS transistor PM12. When the input signal SIN is at low potential, the ground potential is the NMOS transistor NM12. The output paths of the high potential and the low potential generated by the sense amplifier 100 are different from each other as the PMOS transistor PM12 and the NMOS transistor NM12, and the PMOS transistor PM12 ) And the NMOS transistor NM12 have different operation delay times.
이와 같이 상기한 종래의 레벨 시프터는 센스 증폭기(100)의 두 입력단자에 인가되는 두 신호의 지연시간이 서로 상이하고, 또한 센스 증폭기(100)가 입력되는 두 신호에 따라 고전위 및 저전위를 출력할 때까지 소요되는 지연시간이 서로 상이하므로 소정 신호의 레벨을 시프트하여 외부로 출력할 경우에 그 신호의 듀티비가 가변되어 출력되고, 그 듀티비의 변화로 인하여 고속으로 동작하는 집적소자에는 사용할 수 없었다.As described above, in the conventional level shifter, the delay times of the two signals applied to the two input terminals of the sense amplifier 100 are different from each other, and the high and low potentials are changed according to the two signals input to the sense amplifier 100. Since the delay time required for outputting is different from each other, the duty ratio of the signal is output when the level of the predetermined signal is shifted and outputted to the outside, and it is used for an integrated device operating at high speed due to the change of the duty ratio. Could not.
즉, 집적소자에서 처리하는 펄스신호의 듀티비가 50 : 50이고, 주기가 5㎱라고 가정할 경우에 그 펄스신호의 고전위 기간(High time) 및 저전위 기간(Low time)은 각기 2.5㎱이다. 이러한 펄스신호를 출력 구동회로의 레벨 시프터를 통해 전위레벨을 시프트하여 외부로 출력할 경우에 그 레벨 시프터의 지연시간 차이로 인하여 고전위 기간이 1㎱ 정도 가변되어도 펄스신호의 고전위 기간 및 저전위 기간은 각기 1.5㎱와 3.5㎱로 변환되어 사용할 수 없는 신호로 되는 것으로서 고속으로 동작하는 집적회로에는 상기한 레벨 시프터를 사용할 수 없었다.That is, assuming that the duty ratio of the pulse signal processed by the integrated device is 50:50 and the period is 5 ms, the high time period and the low time period of the pulse signal are 2.5 ms, respectively. . When such a pulse signal is output to the outside by shifting the potential level through the level shifter of the output driving circuit, the high potential period and the low potential of the pulse signal are changed even though the high potential period is varied by about 1 ms due to the difference in the delay time of the level shifter. The period is converted into 1.5 kHz and 3.5 kHz, respectively, and the signal cannot be used. Therefore, the above-described level shifter cannot be used in an integrated circuit operating at high speed.
그러므로 본 발명의 목적은 소정 신호의 듀티비를 그대로 유지시키면서 전위레벨을 외부에서 요구하는 전위레벨로 정확히 변환하는 출력 버퍼회로를 제공하는데 있다.It is therefore an object of the present invention to provide an output buffer circuit for accurately converting a potential level to an externally required potential level while maintaining the duty ratio of a predetermined signal as it is.
이러한 목적을 가지는 본 발명의 출력 버퍼회로는, 외부로 출력할 소정의 입력신호를 반전시키고, 그 입력신호와 반전시킨 입력신호의 전위레벨을 각기 집적소자의 외부에서 요구하는 전위레벨로 시프트시키며, 전위레벨을 시프트시킨 두 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 각기 소정 폭의 펄스신호를 발생한 후 그 소정 폭의 펄스신호로 출력신호를 생성함으로써 입력신호의 상승에지에 따라 출력신호의 상승에지를 발생할 때까지의 지연시간과 입력신호의 하강에지에 따라 출력신호의 하강에지를 발생할 때까지의 지연시간이 동일하고, 이로 인하여 출력신호는 입력신호와 완전히 듀티비가 동일하고, 전위레벨만 전원단자의 전위레벨로 시프트되어 출력된다.The output buffer circuit of the present invention having the above object inverts a predetermined input signal to be output to the outside, and shifts the potential level of the input signal and the inverted input signal to the potential level required from the outside of the integrated device, respectively. According to the rising edge of the input signal by generating a pulse signal of a predetermined width at each of the rising edge or the falling edge of the two signals having shifted potential levels, and generating an output signal with the pulse signal of the predetermined width. The delay time until the rising edge of the output signal is generated and the delay time until the falling edge of the output signal is generated according to the falling edge of the input signal, which causes the output signal to have the same duty ratio as the input signal. Only the potential level is shifted to the potential level of the power supply terminal and output.
이를 위하여 본 발명의 출력 버퍼회로는, 입력신호를 반전 및 지연시키는 인버터와, 입력신호를 상기 인버터와 동일한 시간을 지연 및 통과시키는 전송 게이트와, 상기 인버터 및 전송 게이트의 출력신호의 전위레벨을 각기 전원단자의 전위레벨로 상승시키는 제 1 및 제 2 레벨 시프터와, 상기 제 1 및 제 2 레벨 시프터의 출력신호에 따라 각기 펄스신호를 발생하는 제 1 및 제 2 펄스신호 발생부와, 상기 제 1 및 제 2 펄스신호 발생부의 출력신호를 상호간에 동일한 시간씩 지연시키면서 그 제 1 및 제 2 펄스신호 발생부가 발생한 펄스신호에 따라 고전위 및 저전위가 변화되는 출력신호를 생성하는 출력신호 생성부를 구비하는 것을 특징으로 한다.To this end, the output buffer circuit of the present invention includes an inverter for inverting and delaying an input signal, a transfer gate for delaying and passing an input signal at the same time as the inverter, and potential levels of output signals of the inverter and the transfer gate, respectively. First and second level shifters for raising the potential level of the power supply terminal, first and second pulse signal generators for generating pulse signals according to output signals of the first and second level shifters, and the first And an output signal generator for delaying the output signals of the second pulse signal generator by the same time and generating an output signal whose high potential and low potential change in accordance with the pulse signals generated by the first and second pulse signal generators. Characterized in that.
상기 제 1 및 제 2 펄스신호 발생부 각각은, 상기 제 1 및 제 2 레벨 시프터의 출력신호를 상승 에지 또는 하강 에지에서 펄스신호를 발생하는 것으로서 상기 제 1 및 제 2 레벨 시프터의 출력신호를 지연 및 반전시키는 복수의 인버터와, 상기 제 1 및 제 2 레벨 시프터의 출력신호와 상기 복수의 인버터의 출력신호를 반전 논리 곱하는 낸드 게이트로 구성됨을 특징으로 한다.Each of the first and second pulse signal generators delays an output signal of the first and second level shifters by generating a pulse signal at the rising edge or the falling edge of the output signals of the first and second level shifters. And a NAND gate that inverts and logically multiplies the output signals of the first and second level shifters and the output signals of the plurality of inverters.
그리고 상기 출력신호 생성부는, 전원단자와 접지의 사이에 피모스 트랜지스터 및 엔모스 트랜지스터가 직렬 접속되어 피모스 트랜지스터의 게이트에는 상기 제 1 펄스신호 발생부의 출력단자가 인버터를 통해 접속되고, 엔모스 트랜지스터의 게이트에는 상기 제 2 펄스신호 발생부의 출력단자가 전송 게이트를 통해 접속되며, 피모스 트랜지스터 및 엔모스 트랜지스터의 접속점에는 래치가 접속되는 것을 특징으로 한다.The output signal generator includes a PMOS transistor and an NMOS transistor connected in series between a power supply terminal and a ground, and an output terminal of the first pulse signal generator is connected to a gate of the PMOS transistor through an inverter. An output terminal of the second pulse signal generator is connected to a gate through a transfer gate, and a latch is connected to a connection point of the PMOS transistor and the NMOS transistor.
이하, 첨부된 도 2 및 도 3의 도면을 참조하여 본 발명의 출력 버퍼회로를 상세히 설명한다.Hereinafter, the output buffer circuit of the present invention will be described in detail with reference to the accompanying drawings of FIGS. 2 and 3.
도 2는 본 발명의 출력 버퍼회로의 구성을 보인 도면이다. 이에 도시된 바와 같이 입력신호(SIN)를 반전 및 지연시키는 인버터(INV21)와, 입력신호(SIN)를 상기 인버터(INV21)와 동일한 시간동안 지연 및 통과시키는 전송 게이트(TG21)와, 상기 인버터(INV21) 및 전송 게이트(TG21)의 출력신호의 전위레벨을 전원단자(Vdd)의 전위레벨로 상승시키는 제 1 및 제 2 레벨 시프터(200)(210)와, 상기 제 1 및 제 2 레벨 시프터(200)(210)의 출력신호의 상승 에지에서 각기 펄스신호를 발생하는 제 1 및 제 2 펄스신호 발생부(220)(230)와, 상기 제 1 및 제 2 펄스신호 발생부(220)(230)의 출력신호를 상호간에 동일한 시간씩 지연시키면서 그 제 1 및 제 2 펄스신호 발생부(220)(230)가 발생한 펄스신호에 따라 고전위 및 저전위가 변화되는 출력신호를 생성하는 출력신호 생성부(240)로 구성된다.2 is a diagram showing the configuration of an output buffer circuit of the present invention. As shown, the inverter INV21 for inverting and delaying the input signal SIN, the transmission gate TG21 for delaying and passing the input signal SIN for the same time as the inverter INV21, and the inverter ( First and second level shifters 200 and 210 for raising the potential level of the output signal of the INV21 and the transmission gate TG21 to the potential level of the power supply terminal Vdd, and the first and second level shifters First and second pulse signal generators 220 and 230 that generate pulse signals, respectively, on rising edges of the output signals 200 and 210, and the first and second pulse signal generators 220 and 230, respectively. Generating an output signal in which the high and low potentials are changed according to the pulse signal generated by the first and second pulse signal generators 220 and 230 while delaying the output signals of The unit 240 is configured.
상기 제 1 및 제 2 펄스신호 발생부(220)(230)는, 상기 제 1 및 제 2 레벨 시프터(200)(210)의 출력신호를 순차적으로 반전 및 지연시키는 복수의 인버터(INV22∼INV24)(INV25∼INV27)와, 상기 제 1 및 제 2 레벨 시프터(200)(210)의 출력신호 및 상기 복수의 지연용 인버터(INV22∼INV24)(INV25∼INV27)의 출력신호를 각기 반전 논리곱하는 낸드 게이트(NAND21)(NAND22)로 구성된다.The first and second pulse signal generators 220 and 230 may include a plurality of inverters INV22 to INV24 that sequentially invert and delay the output signals of the first and second level shifters 200 and 210. NAND for inverting AND of INV25 to INV27, output signals of the first and second level shifters 200 and 210, and output signals of the plurality of delay inverters INV22 to INV24 and INV25 to INV27, respectively. It consists of a gate NAND21 (NAND22).
상기 출력신호 생성부(240)는, 전원단자(Vdd)와 접지의 사이에 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM21)가 직렬 접속되어 피모스 트랜지스터(PM21)의 게이트에 상기 제 1 펄스신호 발생부(220)의 출력단자가 인버터(INV28)를 통해 접속되고, 엔모스 트랜지스터(NM21)의 게이트에는 상기 제 2 펄스신호 발생부(230)의 출력단자가 전송 게이트(TG22)를 통해 접속되며, 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM21)의 접속점에는 인버터(INV29, INV30)로 이루어진 래치(241)가 접속된다.In the output signal generator 240, the PMOS transistor PM21 and the NMOS transistor NM21 are connected in series between the power supply terminal Vdd and the ground, so that the first pulse is applied to the gate of the PMOS transistor PM21. The output terminal of the signal generator 220 is connected through the inverter INV28, the output terminal of the second pulse signal generator 230 is connected to the gate of the NMOS transistor NM21 through the transfer gate TG22, A latch 241 made up of inverters INV29 and INV30 is connected to a connection point of the PMOS transistor PM21 and the NMOS transistor NM21.
이와 같이 구성된 본 발명의 출력 버퍼회로는 전원단자(Vdd)에 전원이 인가된 상태에서 도 3a에 도시된 바와 같은 입력신호(SIN)가 입력될 경우에 그 입력신호(SIN)가 인버터(INV21)를 통해 도 3b에 도시된 바와 같이 반전 및 소정 시간(t1)지연되어 제 1 레벨 시프터(200)에 입력됨과 아울러 전송 게이트(TG21)를 통해 도 3c에 도시된 바와 같이 상기 인버터(INV21)의 지연시간(t1)만큼 지연되어 제 2 레벨 시프터(210)에 입력된다.In the output buffer circuit according to the present invention configured as described above, when the input signal SIN as shown in FIG. 3A is input while power is applied to the power supply terminal Vdd, the input signal SIN is the inverter INV21. As shown in FIG. 3B, an inversion and a predetermined time t1 are delayed and input to the first level shifter 200, and a delay of the inverter INV21 as shown in FIG. 3C through the transmission gate TG21. The signal is delayed by the time t1 and input to the second level shifter 210.
그러면, 제 1 및 제 2 레벨 시프터(200)(210)는 상기 입력되는 소정의 신호를 도 3d 및 도 3e에 도시된 바와 같이 전위레벨을 전원단자(Vdd)의 전위레벨로 시프트시켜 출력한다. 이 때, 제 1 및 제 2 레벨 시프터(200)(210)는 상술한 종래의 기술에서와 같이 입력신호의 전위레벨을 시프트시키면서 소정 시간(t2)의 지연이 발생된다.Then, the first and second level shifters 200 and 210 shift the input signal to a potential level of the power supply terminal Vdd as shown in FIGS. 3D and 3E and output the shifted signal. At this time, the first and second level shifters 200 and 210 generate a delay of a predetermined time t2 while shifting the potential level of the input signal as in the conventional art described above.
이와 같이 제 1 및 제 2 레벨 시프터(200)(210)에서 레벨이 시프트된 신호는 제 1 및 제 2 펄스신호 발생부(220)(230)의 낸드 게이트(NAND21)(NAND22)의 일측 입력단자에 각기 인가됨과 아울러 복수의 인버터(INV22∼INV24)(INV25∼INV27)를 각기 통해 도 3f 및 도 3g에 도시된 바와 같이 소정 시간(t3) 지연되어 낸드 게이트(NAND21)(NAND22)의 타측 입력단자에 인가되므로 낸드 게이트(NAND21)(NAND22)는 제 1 및 제 2 펄스신호 발생부(220)(230)로 입력되는 신호의 상승 에지에서 도 3h 및 도 3i에 도시된 바와 같이 복수의 인버터(INV22∼INV24)(INV25∼INV27)의 지연시간(t3)의 폭을 가지는 펄스신호를 발생하게 된다.As such, the signal whose level is shifted in the first and second level shifters 200 and 210 is input to one input terminal of the NAND gates NAND21 and NAND22 of the first and second pulse signal generators 220 and 230. Are respectively applied to the plurality of inverters INV22 to INV24 (INV25 to INV27) and are respectively delayed by a predetermined time t3 as shown in FIGS. 3F and 3G, respectively, and the other input terminals of the NAND gate NAND21 and NAND22. NAND gates NAND21 and NAND22 are applied to the plurality of inverters INV22 as shown in FIGS. 3H and 3I at the rising edges of the signals input to the first and second pulse signal generators 220 and 230. A pulse signal having a width of the delay time t3 of ˜INV24 (INV25 to INV27) is generated.
이와 같이 제 1 펄스신호 발생부(220)에서 발생되는 펄스신호는 출력신호 생성부(240)의 인버터(INV28)를 통해 소정 시간(t4) 지연된 후 피모스 트랜지스터(PM21)의 게이트에 인가되어 피모스 트랜지스터(PM21)를 도통시키고, 전원단자(Vdd)의 전위가 피모스 트랜지스터(PM21)를 통해 출력되며, 제 2 펄스신호 발생부(230)에서 발생되는 펄스신호는 전송 게이트(TG22)를 통해 상기 인버터(INV28)와 동일한 시간(t4)동안 지연된 후 엔모스 트랜지스터(NM21)의 게이트에 인가되어 엔모스 트랜지스터(NM21)를 도통시키고, 접지전위가 엔모스 트랜지스터(NM21)를 통해 출력되며, 그 피모스 트랜지스터(PM21)가 출력하는 전원단자(Vdd)의 전위와 엔모스 트랜지스터(NM21)가 출력하는 접지전위는 래치(241)에 도 3k에 도시된 바와 같이 저장 및 출력된다.As such, the pulse signal generated by the first pulse signal generator 220 is delayed by a predetermined time t4 through the inverter INV28 of the output signal generator 240 and then applied to the gate of the PMOS transistor PM21 to be avoided. The MOS transistor PM21 is turned on, the potential of the power supply terminal Vdd is output through the PMOS transistor PM21, and the pulse signal generated by the second pulse signal generator 230 is transmitted through the transfer gate TG22. After being delayed for the same time t4 as the inverter INV28, it is applied to the gate of the NMOS transistor NM21 to conduct the NMOS transistor NM21, and the ground potential is output through the NMOS transistor NM21. The potential of the power supply terminal Vdd output by the PMOS transistor PM21 and the ground potential output by the NMOS transistor NM21 are stored and output in the latch 241 as shown in FIG. 3K.
이러한 본 발명은 외부로 출력할 소정의 입력신호를 반전시키고, 그 입력신호와 반전시킨 입력신호의 전위레벨을 각기 집적소자의 외부에서 요구하는 전위레벨로 시프트시키며, 전위레벨을 시프트시킨 두 신호의 상승 에지 또는 하강 에지에서 각기 소정 폭의 펄스신호를 발생한 후 그 소정 폭의 펄스신호로 출력신호를 생성함으로써 입력신호의 상승에지에 따라 출력신호의 상승에지를 발생할 때까지의 지연시간과 입력신호의 하강에지에 따라 출력신호의 하강에지를 발생할 때까지의 지연시간이 동일하고, 이로 인하여 출력신호는 입력신호와 완전히 듀티비가 동일하고, 전위레벨만 전원단자(Vdd)의 전위레벨로 시프트되어 출력된다.The present invention inverts a predetermined input signal to be output to the outside, shifts the potential level of the input signal and the inverted input signal to the potential level required from the outside of the integrated device, respectively, and shifts the potential level of the two signals. Delay time until the rising edge of the output signal is generated according to the rising edge of the input signal by generating the output signal with the pulse signal of the predetermined width after generating the pulse signal of the predetermined width at the rising edge or the falling edge, respectively. According to the falling edge, the delay time until the falling edge of the output signal is the same, and as a result, the output signal has the same duty ratio as the input signal, and shifts only the potential level to the potential level of the power supply terminal Vdd. .
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다. 즉, 상기에서는 제 1 및 제 2 펄스신호 발생부(220)(230)가 각기 입력신호의 상승 에지에서 펄스신호를 발생하는 것을 예로 들어 설명한 것으로서 본 발명을 실시함에 있어서는 이에 한정되지 않고 제 1 및 제 2 펄스신호 발생부(220)(230)가 모두 입력신호의 하강 에지에서 펄스신호를 발생하게 구성할 수도 있는 등 여러 가지로 변형 실시할 수 있다.On the other hand, while the present invention has been shown and described with respect to specific preferred embodiments, various modifications and changes of the present invention without departing from the spirit or field of the invention provided by the claims below It can be easily understood by those skilled in the art. In other words, the first and second pulse signal generators 220 and 230 generate pulse signals at the rising edges of the input signals, for example, and the present invention is not limited thereto. All of the second pulse signal generators 220 and 230 may be configured to generate a pulse signal at the falling edge of the input signal.
이상에서 설명한 바와 같이 본 발명은 출력신호가 입력신호와 동일한 듀티비를 가지게 되고, 전위레벨만 외부에서 요구하는 전위레벨로 시프트되는 것으로서 고속으로 동작하는 집적소자에 간단히 적용하여 사용할 수 있다.As described above, the present invention has the same duty ratio as the input signal, and only the potential level is shifted to an externally required potential level, so that the present invention can be easily applied to an integrated device operating at high speed.
도 1은 종래의 레벨 시프터의 구성을 보인 상세 회로도이고,1 is a detailed circuit diagram showing the configuration of a conventional level shifter,
도 2는 본 발명의 출력 버퍼회로의 구성을 보인 도면이고,2 is a diagram showing the configuration of an output buffer circuit of the present invention;
도 3a 내지 도 3f는 도 2의 각 부의 동작 파형도이다.3A to 3F are operational waveform diagrams of each part of FIG. 2.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 제 1 레벨 시프터 210 : 제 2 레벨 시프터200: first level shifter 210: second level shifter
220 : 제 1 펄스신호 발생부 230 : 제 2 펄스신호 발생부220: first pulse signal generator 230: second pulse signal generator
240 : 출력신호 생성부 INV21∼INV30 : 인버터240: output signal generator INV21 to INV30: inverter
TG21, TG22 : 전송 게이트 NAND21, NAND22 : 낸드 게이트TG21, TG22: transfer gate NAND21, NAND22: NAND gate
PM21 : 피모스 트랜지스터 NM21 : 엔모스 트랜지스터PM21: PMOS transistor NM21: NMOS transistor
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