KR100472034B1 - Thin film capacitor and fabrication method thereof - Google Patents
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Abstract
금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 MIM 구조 박막 커패시터의 불량발생률을 최소화하는 것이다. 이를 위해 본 발명에서는, 상면에 금속배선 및 하부절연막이 노출된 반도체 기판의 구조물에서 금속배선 상에 보호산화막 및 전극층을 차례로 형성하는 단계; 전극층 및 보호산화막을 선택적으로 식각하여 전극층 및 보호산화막의 중앙부분을 소정폭 제거함으로써 전극층을 소정폭만큼 서로 이격된 제1전극층 및 제2전극층으로 분리하는 단계; 제1전극층 및 제2전극층 사이의 이격된 소정폭 내에 유전체층을 매립하는 단계; 제1전극층, 제2전극층, 유전체층 및 금속배선을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하는 단계를 포함하여 박막 커패시터를 제조한다.The present invention relates to a thin film capacitor having a metal / insulator / metal (MIM) structure and a method of manufacturing the thin film capacitor, and to minimize the failure rate of the MIM structure thin film capacitor. To this end, in the present invention, the step of sequentially forming a protective oxide film and the electrode layer on the metal wiring in the structure of the semiconductor substrate exposed metal wiring and the lower insulating film on the upper surface; Selectively etching the electrode layer and the protective oxide film to remove the central portions of the electrode layer and the protective oxide film, thereby separating the electrode layers into the first electrode layer and the second electrode layer spaced apart from each other by a predetermined width; Embedding the dielectric layer within a predetermined width spaced between the first electrode layer and the second electrode layer; A method of manufacturing a thin film capacitor may include forming an interlayer insulating film on an entire top surface of a lower insulating film including a first electrode layer, a second electrode layer, a dielectric layer, and a metal wiring.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a capacitor of a metal / insulator / metal (MIM) structure.
최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다. Recently, in an analog circuit requiring high-speed operation, development of a semiconductor device for implementing a high capacity capacitor is underway. In general, when the capacitor is a PIP structure in which polysilicon, an insulator, and polysilicon are stacked, the upper and lower electrodes and the dielectric thin film are used because the upper electrode and the lower electrode are used as conductive polycrystalline silicon. Oxidation reaction occurs at the interface to form a natural oxide film has the disadvantage of reducing the size of the total capacitance.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.To solve this problem, the structure of the capacitor was changed to metal / insulator / silicon (MIS) or metal / insulator / metal (MIM). Because of its small size and no parasitic capacitance due to depletion inside, it is mainly used for high performance semiconductor devices.
그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 박막 커패시터를 제조하는 방법에 대해 첨부된 도면을 참조하여 설명한다. 도 1a 내지 1d는 종래 방법에 따라 박막 커패시터를 제조하는 방법을 도시한 단면도이다.Next, a method of manufacturing a thin film capacitor having a MIM structure according to a conventional semiconductor device manufacturing method will be described with reference to the accompanying drawings. 1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to a conventional method.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 피에스지(PSG : phosphosilicateglass) 등의 산화막으로 이루어진 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 소정폭의 금속배선(3)을 4000-6000Å의 두께로 형성한다.First, as shown in FIG. 1A, a normal semiconductor device process is performed on an upper portion of the semiconductor substrate 1, and a lower insulating film 2 made of an oxide film such as PSG (PSG) is formed, and then a lower insulating film is formed. On (2), a metal wiring 3 having a predetermined width is formed to a thickness of 4000-6000 kPa.
이어서, 금속배선(3) 상에 하부 TiN층(4), SiN 유전체층(5), 및 상부 TiN층(6)을 차례로 증착하여 MIM 구조를 만든다. 이 때, 하부 TiN층(4)은 500-1000Å의 두께로 증착하고, SiN 유전체층(5)은 400-1000Å의 두께로 증착하며, 상부 TiN층(6)은 1000-1500Å의 두께로 증착한다.Subsequently, the lower TiN layer 4, the SiN dielectric layer 5, and the upper TiN layer 6 are sequentially deposited on the metal wiring 3 to form a MIM structure. At this time, the lower TiN layer 4 is deposited to a thickness of 500-1000 mW, the SiN dielectric layer 5 is deposited to a thickness of 400-1000 mW, and the upper TiN layer 6 is deposited to a thickness of 1000-1500 mW.
다음, 도 1b에 도시된 바와 같이, 상부 TiN층(6) 상에 감광막을 도포하고 노광 및 현상하여 소정폭의 감광막 패턴(7)을 형성한 후, 감광막 패턴(7)을 마스크로 하여 노출된 상부 TiN층(6) 및 그 하부의 SiN 유전체층(5) 및 하부 TiN층(4)을 식각함으로써 소정폭의 수직형 MIM 패턴 구조(C)를 만들고, 감광막 패턴(7)을 제거한 다음 세정공정을 수행한다. Next, as illustrated in FIG. 1B, a photoresist film is coated on the upper TiN layer 6, exposed and developed to form a photoresist pattern 7 having a predetermined width, and then exposed using the photoresist pattern 7 as a mask. The upper TiN layer 6, the lower SiN dielectric layer 5 and the lower TiN layer 4 are etched to form a vertical MIM pattern structure C of a predetermined width, and the photoresist pattern 7 is removed, followed by a cleaning process. Perform.
이후에는 MIM 패턴 구조(C)를 포함하여 금속배선(3)의 상부 전면에 층간절연막(미도시)을 두껍게 형성한다.Subsequently, an interlayer insulating film (not shown) is thickly formed on the entire upper surface of the metal wiring 3 including the MIM pattern structure (C).
그러나, 상술한 종래 MIM 박막 커패시터 제조공정에서는, 종래 수직형의 MIM 패턴 구조(C)를 만들기 위해 식각할 때, 하부 TiN층(4)의 식각시 제거되어 떨어져 나온 TiN 입자가 SiN 유전체층(5)의 측면에 달라붙어 누설전류가 발생하고 커패시터의 불량을 야기시키는 문제가 종종 발생하였다.However, in the above-described conventional MIM thin film capacitor manufacturing process, when etching to form a conventional vertical MIM pattern structure C, the TiN particles that are removed during etching of the lower TiN layer 4 are separated from the SiN dielectric layer 5. The problem is that the leakage currents and sticking of the capacitors are often caused by sticking to the side of the substrate.
이를 방지하기 위해, SiN 유전체층(5)까지만 식각하고 하부 TiN층(4)을 식각하지 않는 방법을 제시한 바 있으나, SiN 유전체층(5)의 두께가 1000Å 이하로 너무 얇기 때문에 그 얇은 두께의 SiN 유전체층(5)에서 식각을 종료하기가 어려워서 이 방법은 거의 실현불가능하며, 결과적으로 대부분의 경우 하부 TiN층(4)이 식각되어버려 누설전류 발생 및 커패시터 불량 문제를 야기시키는 문제점이 있다. In order to prevent this, a method of etching up to the SiN dielectric layer 5 and not etching the lower TiN layer 4 has been proposed. However, since the thickness of the SiN dielectric layer 5 is so thin that it is 1000 Å or less, the thickness of the SiN dielectric layer is thin. It is difficult to finish the etching in (5), and this method is almost impossible to realize. As a result, in most cases, the lower TiN layer 4 is etched, which causes problems such as leakage current generation and capacitor failure.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 MIM 구조 박막 커패시터의 불량발생률을 최소화하는 것이다.The present invention is to solve the above problems, the object is to minimize the failure rate of the MIM structure thin film capacitor.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 전극층을 형성하고 그 중앙부분을 선택적으로 식각하여 전극층을 제1전극층 및 제2전극층으로 분리한 후, 제1전극층 및 제2전극층 사이의 영역에 유전체층을 매립함으로써 수평형의 박막 커패시터를 제조하는 것을 특징으로 한다.In order to achieve the above object, in the present invention, the electrode layer is formed and the center portion is selectively etched to separate the electrode layer into the first electrode layer and the second electrode layer, and then to the region between the first electrode layer and the second electrode layer. A thin film capacitor of horizontal type is manufactured by embedding the dielectric layer.
즉, 본 발명에 따른 박막 커패시터 제조 방법은, 상면에 금속배선 및 하부절연막이 노출된 반도체 기판의 구조물에서 금속배선 상에 보호산화막 및 전극층을 차례로 형성하는 단계; 전극층 및 보호산화막을 선택적으로 식각하여 전극층 및 보호산화막의 중앙부분을 소정폭 제거함으로써 전극층을 소정폭만큼 서로 이격된 제1전극층 및 제2전극층으로 분리하는 단계; 제1전극층 및 제2전극층 사이의 이격된 소정폭 내에 유전체층을 매립하는 단계; 제1전극층, 제2전극층, 유전체층 및 금속배선을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하는 단계를 포함하여 이루어진다.That is, the method of manufacturing a thin film capacitor according to the present invention includes: sequentially forming a protective oxide film and an electrode layer on a metal wiring in a structure of a semiconductor substrate on which a metal wiring and a lower insulating film are exposed on an upper surface thereof; Selectively etching the electrode layer and the protective oxide film to remove the central portions of the electrode layer and the protective oxide film, thereby separating the electrode layers into the first electrode layer and the second electrode layer spaced apart from each other by a predetermined width; Embedding the dielectric layer within a predetermined width spaced between the first electrode layer and the second electrode layer; And forming an interlayer insulating film on the entire upper surface of the lower insulating film, including the first electrode layer, the second electrode layer, the dielectric layer, and the metal wiring.
여기서 유전체층으로는, 제1전극층 및 제2전극층을 포함하여 금속배선의 상부전면에 SiN층을 형성한 후, SiN층 상에 감광막을 도포하고 노광 및 현상하여 제1전극층과 제2전극층 사이의 이격된 소정폭을 제외한 나머지 영역을 노출시키는 감광막 패턴을 형성하고 감광막 패턴을 마스크로 하여 노출된 SiN층을 식각함으로써, 제1전극층 및 제2전극층 사이의 이격된 소정폭 내에 SiN층을 남기도록 형성할 수도 있다.Here, as the dielectric layer, the SiN layer is formed on the upper surface of the metal wiring including the first electrode layer and the second electrode layer, and then a photosensitive film is coated, exposed and developed on the SiN layer to separate the first electrode layer and the second electrode layer. Forming a photoresist pattern that exposes the remaining area except the predetermined width, and etching the exposed SiN layer using the photoresist pattern as a mask to leave the SiN layer within a predetermined width spaced between the first electrode layer and the second electrode layer. It may be.
또는 유전체층으로서, 제1전극층 및 제2전극층을 포함하여 금속배선의 상부전면에 에스오지(SOG : spin on glass)막을 형성하여 평탄화한 후, 제1전극층 및 제2전극층이 노출될 때까지 에스오지막을 에치백 공정으로 제거할 수도 있다.Alternatively, as a dielectric layer, a spin on glass (SOG) film is formed on the upper surface of the metal wiring, including the first electrode layer and the second electrode layer, and planarized, and then the edge is exposed until the first electrode layer and the second electrode layer are exposed. The film can also be removed by an etch back process.
이하, 본 발명의 일 실시예에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다. Hereinafter, a thin film capacitor and a method of manufacturing the same according to an embodiment of the present invention will be described in detail.
본 발명의 일 실시예에 따라 제조된 박막 커패시터는 도 2d에 도시되어 있으며, 이에 도시된 바와 같이, 박막 커패시터는 상면에 금속배선(23) 및 하부절연막(22)이 노출된 반도체 기판의 구조물(21) 상에 형성되어 있다.A thin film capacitor manufactured according to an exemplary embodiment of the present invention is illustrated in FIG. 2D. As shown in FIG. 2, the thin film capacitor has a structure of a semiconductor substrate on which a metal wiring 23 and a lower insulating layer 22 are exposed. 21) is formed on.
Al 또는 AlCu이 4000-6000Å의 두께로 형성된 금속배선(23) 상에는 서로 소정간격 이격된 2개의 보호산화막(24)이 500-1500Å의 두께로 형성되어 있고, 그 2개의 보호산화막(24) 각각 상에는 역시 서로 소정간격 이격된 제1전극층(25a) 및 제2전극층(25b)이 형성되어 있다. On the metal wiring 23 in which Al or AlCu is formed to have a thickness of 4000-6000 kPa, two protective oxide films 24 spaced apart from each other by a predetermined interval are formed to have a thickness of 500-1500 kPa, and on each of the two protective oxide films 24. Also, the first electrode layer 25a and the second electrode layer 25b spaced apart from each other by a predetermined distance are formed.
이 때 제1전극층(25a) 및 제2전극층(25b)는 Ti, TiN 및 W을 포함하는 도전성 물질이 1000 내지 2000Å의 두께로 형성된 것이다.At this time, the first electrode layer 25a and the second electrode layer 25b are formed of a conductive material including Ti, TiN, and W to a thickness of 1000 to 2000 kPa.
또한, 제1전극층(25a) 및 제2전극층(25b) 사이의 이격된 소정간격을 매립하도록 SiN 유전체층(27')이 금속배선(23) 상에 형성되어 있다. 따라서, 본 발명에 따른 박막 커패시터는 제1전극층(25a), 유전체층(27'), 및 제2전극층(25b)로 이루어진 수평형의 MIM 패턴 구조(P)를 가지는 박막 커패시터이다.In addition, a SiN dielectric layer 27 'is formed on the metal wiring 23 so as to fill a predetermined spaced distance between the first electrode layer 25a and the second electrode layer 25b. Therefore, the thin film capacitor according to the present invention is a thin film capacitor having a horizontal MIM pattern structure P composed of the first electrode layer 25a, the dielectric layer 27 ', and the second electrode layer 25b.
그러면, 상기한 바와 같은 본 발명의 일 실시예에 따른 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.Then, a method of manufacturing a thin film capacitor according to an embodiment of the present invention as described above will be described in detail.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to an exemplary embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(21)을 형성하고, 반도체 기판의 구조물(21) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막(22)을 형성한 다음, 하부절연막(22) 상에 소정폭의 금속배선(23)을 형성한다.First, as shown in FIG. 2A, a conventional semiconductor device process is performed on an upper portion of a semiconductor substrate to form a structure 21 of a semiconductor substrate on which individual elements are formed, and a PS paper is formed on the structure 21 of the semiconductor substrate. A lower insulating film 22 made of an oxide film such as PSG) is formed, and then metal wiring 23 having a predetermined width is formed on the lower insulating film 22.
이 때, 금속배선(23)으로는 Al 또는 AlCu을 4000-6000Å의 두께로 형성할 수 있다.At this time, Al or AlCu can be formed with a thickness of 4000-6000 kW as the metal wiring 23.
이어서, 금속배선(23) 상에 보호산화막(24)을 500-1500Å의 두께로 형성하고, 그 위에 커패시터의 전극층 역할을 할 금속층(25)을 1000-2000Å 두께로 형성한다. 금속층(25)으로는 Ti, TiN, W 등의 도전성 물질을 형성할 수 있다.Subsequently, the protective oxide film 24 is formed on the metal line 23 to a thickness of 500-1500 mW, and the metal layer 25 to serve as the electrode layer of the capacitor is formed to have a thickness of 1000 to 2000 mW. As the metal layer 25, conductive materials such as Ti, TiN, and W may be formed.
다음, 도 2b에 도시된 바와 같이, 금속층(25)의 상부에 감광막을 도포하고 노광 및 현상하여 제1감광막 패턴(26)을 형성한 후, 제1감광막 패턴(26)을 마스크로 하여 노출된 금속층(25) 및 그 하부의 보호산화막(24)을 식각하여 제거함으로써, 도 2c에 도시된 바와 같이, 서로 소정간격 이격된 제1전극층(25a) 및 제2전극층(25b)을 형성한다.Next, as illustrated in FIG. 2B, a photoresist film is applied on the upper portion of the metal layer 25, and the photoresist layer is exposed by light and development to form a first photoresist pattern 26, and then exposed using the first photoresist pattern 26 as a mask. By etching and removing the metal layer 25 and the protective oxide film 24 thereunder, as illustrated in FIG. 2C, the first electrode layer 25a and the second electrode layer 25b spaced apart from each other by a predetermined distance are formed.
이 때, 보호산화막(24)은 식각 시 하드 마스크 역할을 수행한 것이다. At this time, the protective oxide film 24 serves as a hard mask during etching.
이어서, 제1전극층(25a) 및 제2전극층(25b)을 포함하여 반도체 기판의 상부 전면에 SiN 유전체층(27)을 두껍게 형성하고, SiN 유전체층(27) 상에 감광막을 도포하고 노광 및 현상하여 제1전극층(25a)과 제2전극층(25b) 사이의 이격영역을 제외한 나머지 영역을 노출시키는 제2감광막 패턴(28)을 형성한 후, 제2감광막 패턴(28)을 마스크로 하여 노출된 SiN 유전체층(27)을 식각한다.Subsequently, a thick SiN dielectric layer 27 is formed on the entire upper surface of the semiconductor substrate including the first electrode layer 25a and the second electrode layer 25b, and a photoresist film is applied on the SiN dielectric layer 27, followed by exposure and development. After forming the second photoresist pattern 28 exposing the remaining regions except the separation region between the first electrode layer 25a and the second electrode layer 25b, the SiN dielectric layer exposed using the second photoresist pattern 28 as a mask. Etch (27).
이로써, 도 2d에 도시된 바와 같이, 제1전극층(25a)과 제2전극층(25b) 사이의 이격영역에 커패시터의 실질적인 역할을 수행할 SiN 유전체 영역(27')이 남으며, 따라서, 본 발명에 따라 제1전극층(25a), SiN 유전체 영역(27') 및 제2전극층(25b)으로 이루어진 수평형의 MIM 패턴 구조(P)의 커패시터가 완성된다. As a result, as shown in FIG. 2D, the SiN dielectric region 27 ′ that will play a substantial role of the capacitor remains in the separation region between the first electrode layer 25 a and the second electrode layer 25 b, and thus, according to the present invention, Accordingly, a capacitor having a horizontal MIM pattern structure P including the first electrode layer 25a, the SiN dielectric region 27 ′, and the second electrode layer 25b is completed.
이후에는 수평형의 MIM 패턴 구조(P)를 포함하여 금속배선(23)의 상부 전면에 층간절연막(미도시)을 두껍게 형성한다.Subsequently, a thick interlayer insulating film (not shown) is formed on the entire upper surface of the metal wiring 23 including the horizontal MIM pattern structure P. FIG.
여기서, SiN 유전체층(27) 대신에 에스오지(SOG : spin on glass)막을 형성할 수도 있다. 에스오지는 재료 자체가 갖는 점성을 이용하여 웨이퍼 표면에 액상으로 코팅시키는데, 이 때 상온이상에서 액상의 유동성을 갖기 때문에 하부막이 단차를 갖고 있다하더라도 용이하게 평탄화된 막으로 형성할 수 있으며, 웨이퍼 표면에 코팅된 액상은 베이크(bake) 및 경화(cure) 과정을 거쳐 원하는 성질을 갖는 막을 형성하게 된다.Here, a spin on glass (SOG) film may be formed instead of the SiN dielectric layer 27. Suji uses the viscosity of the material itself to coat the surface of the wafer as a liquid. At this time, since the liquidity is fluid at room temperature or higher, it can be easily formed into a flattened film even if the lower layer has a step. The liquid coated on the substrate undergoes a bake and cure process to form a film having desired properties.
즉, 도 2c에서 제1전극층(25a) 및 제2전극층(25b)을 포함하여 반도체 기판의 상부 전면에 에스오지막을 형성하여 평탄화한 후, 제1전극층(25a) 및 제2전극층(25b)이 노출될 때까지 에스오지막을 에치백 공정으로 제거할 수 있다.That is, in FIG. 2C, an SOH film is formed and planarized on the entire upper surface of the semiconductor substrate including the first electrode layer 25a and the second electrode layer 25b, and then the first electrode layer 25a and the second electrode layer 25b are formed. The SOH membrane can be removed by an etch back process until it is exposed.
상술한 바와 같이, 본 발명에서는 커패시터의 제1전극층, 유전체층 및 제2전극층을 수직형이 아닌 수평형으로 형성하기 때문에, 종래 수직형으로 제조할 때 누설전류가 발생하여 커패시터의 불량을 야기했던 문제를 완전히 해결하는 효과가 있다.As described above, in the present invention, since the first electrode layer, the dielectric layer, and the second electrode layer of the capacitor are formed in a horizontal type rather than a vertical type, a leakage current occurs when the conventional vertical type is manufactured, which causes a defect of the capacitor. It is effective to solve the problem completely.
또한, 본 발명에서는 한번의 공정으로 증착한 전극층을 패터닝하여 각각 제1전극층 및 제2전극층으로 만들기 때문에, 종래에 비해 전극층 적층 공정 횟수를 줄이고 그만큼 제조공정에 소요되는 시간 및 비용을 절감하는 효과가 있다. In addition, in the present invention, since the electrode layer deposited in one process is patterned to form the first electrode layer and the second electrode layer, respectively, the number of electrode layer stacking processes is reduced and the time and cost required for the manufacturing process are reduced accordingly. have.
그리고, 본 발명에서는 제1전극층, 유전체층, 및 제2전극층을 수평형으로 제작하기 때문에 수직형으로 적층하였던 종래 커패시터 구조에 비해 하부의 금속배선으로부터의 단차가 낮고 표면의 단차 발생 및 변화 가능성이 줄어드는 효과가 있다.Further, in the present invention, since the first electrode layer, the dielectric layer, and the second electrode layer are manufactured in a horizontal type, the step difference from the lower metal wiring and the possibility of surface step generation and change are reduced compared to the conventional capacitor structure stacked vertically. It works.
도 1a 내지 1b는 종래 방법에 따른 박막 커패시터 제조 방법을 도시한 단면도이고,1A to 1B are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to a conventional method,
도 2a 내지 도 2d는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to the present invention.
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| JPH1154706A (en) * | 1997-08-06 | 1999-02-26 | Nec Corp | Mim capacitor and its manufacture |
| KR20020053551A (en) * | 2000-12-27 | 2002-07-05 | 박종섭 | Method of manufacturing a capacitor in semiconductor device |
-
2002
- 2002-11-08 KR KR10-2002-0069185A patent/KR100472034B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980026244A (en) * | 1996-10-08 | 1998-07-15 | 김광호 | Capacitors for Semiconductor Devices and Forming Method Thereof |
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| KR20020053551A (en) * | 2000-12-27 | 2002-07-05 | 박종섭 | Method of manufacturing a capacitor in semiconductor device |
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| Publication number | Publication date |
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| KR20040040855A (en) | 2004-05-13 |
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