KR100466962B1 - Method of fabricating the same for Poly-Silicone Thin Film Transistor - Google Patents
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Abstract
본 발명에서는, 비정질 실리콘층이 형성된 기판과; 촉매 금속물질로 이루어진 타깃(target)과, 상기 타깃과 대향되게 배치되며, 상기 타깃과 수직을 이루는 다수 개의 긴관 모양의 홀이 형성된 쉴드 마스크(shield mask)를 가지는 스퍼터링(sputtering) 장치를 구비하는 단계와; 상기 스퍼터링 장치내에서 상기 쉴드 마스크와 일정간격 대향되게 상기 기판을 안치시킨 후, 상기 쉴드 마스크를 거쳐 기판 상에 촉매 금속입자를 증착하는 단계와; 상기 촉매 금속입자를 결정화 촉매로 이용하여, 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 폴리실리콘층의 제조방법을 제공하는 것을 특징으로 한다.In the present invention, the amorphous silicon layer is formed; Providing a sputtering apparatus having a target made of a catalytic metal material and a shield mask disposed to face the target and having a plurality of long tubular holes perpendicular to the target; Wow; Depositing the catalytic metal particles on the substrate through the shield mask after placing the substrate in the sputtering apparatus so as to face the shield mask at a predetermined interval; Using the catalyst metal particles as a crystallization catalyst, characterized in that it provides a method for producing a polysilicon layer comprising the step of crystallizing the amorphous silicon layer.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치의 스위칭 소자인 폴리실리콘 박막트랜지스터의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a manufacturing method of a polysilicon thin film transistor which is a switching element of a liquid crystal display device.
일반적으로 폴리실리콘을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon ; 이하, 비정질 실리콘(a-Si)으로 약칭함)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. 결정화 방법은 다음과 같이 크게 세가지로 분류될 수 있다.In general, in order to form polysilicon, pure amorphous silicon (hereinafter, abbreviated as amorphous silicon (a-Si)) is a predetermined method, that is, plasma chemical vapor deposition (Plasma chemical vapor deposition) or LPCVD (low pressure CVD). A method of depositing an amorphous silicon film with a thickness of 500 mW on an insulating substrate and crystallizing it again was used. Crystallization methods can be classified into three categories as follows.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 폴리실리콘을 성장하는 방법이다.First, laser annealing is a method of growing polysilicon by applying a laser to a substrate on which an amorphous silicon thin film is deposited.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 폴리실리콘을 형성하는 방법이다.Second, solid phase crystallization (hereinafter referred to as SPC) method is a method of forming polysilicon by heat-treating amorphous silicon for a long time at high temperature.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 폴리실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.Third, the metal induced crystallization (MIC) method is a method of forming polysilicon by depositing a metal on amorphous silicon. A large area glass substrate may be used.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 폴리실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질실리콘을 용융상태로 만든 후 냉각에 의해 폴리실리콘을 형성하는 방법이다.The first method, laser heat treatment, is a polysilicon formation method that is currently widely studied, and is a method of supplying laser energy to a substrate on which amorphous silicon is deposited to make the amorphous silicon in a molten state and then forming polysilicon by cooling.
두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 폴리실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 폴리실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막트랜지스터로의 응용시 폴리실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 폴리실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬 뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.The second method, solid crystallization, forms a buffer layer with a predetermined thickness to prevent diffusion of impurities on a quartz substrate that can withstand high temperatures of 600 ° C. or higher, deposits amorphous silicon on the buffer layer, and then As a method of obtaining polysilicon by heat treatment at high temperature for a long time, as described above, since the solid phase crystallization is performed for a long time at a high temperature, a desired polysilicon phase cannot be obtained, and the grain growth direction is irregular, so that the polysilicon is applied to a thin film transistor. The breakdown voltage of the device is lowered due to irregular growth of the gate insulating layer to be connected to the semiconductor layer, and the grain size of the polysilicon is extremely uneven, which lowers the electrical characteristics of the device and requires the use of an expensive quartz substrate. There is a problem.
세번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 폴리실리콘을 형성할 수 있으나, 상기 폴리실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 폴리실리콘을 박막트랜지스터 및 액정표시장치의 스위칭 소자에 응용하는 기술이 연구/개발되고 있다.The third method, metal-induced crystallization, can form polysilicon using a low-cost, large-area glass substrate, but it ensures the reliability of the film because metal residues are likely to exist in the network inside the polysilicon. Although it is difficult, a new application of the MIC method has been researched and developed to apply crystallized polysilicon to thin film transistors and switching elements of liquid crystal displays.
상기 MIC 방법을 좀더 개선한 결정화 방법은 MIC보다 기판 가열 온도를 낮추고 직류 고전압을 인가에 따른 전기장에 의해 비정질 실리콘을 결정실 실리콘으로 형성하는 전계 인가 금속 유도 결정화(Field Enhanced MIC : 이하, FE-MIC라 칭함) 방법이 있다.The crystallization method further improved the MIC method is a field-enhanced metal-induced crystallization (Field Enhanced MIC: FE-MIC) to form the amorphous silicon into the crystal chamber silicon by lowering the heating temperature of the substrate than the MIC and applying a direct current high voltage There is a method).
이하, 첨부된 도면을 참조하여 비정질 실리콘 박막을 FE-MIC 방법에 의해 결정화한 후, 폴리실리콘 박막트랜지스터를 제작하는 공정을 살펴보면 다음과 같다.Hereinafter, referring to the accompanying drawings, a process of fabricating a polysilicon thin film transistor after crystallizing an amorphous silicon thin film by the FE-MIC method is as follows.
도 1a 내지 도 1f는 종래의 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면으로서, 상기 박막트랜지스터는 소스와 게이트가 한 평면 상에 놓이는 코플라나형(coplanar type)형 박막트랜지스터를 한 예로 하여 설명한다.1A to 1F are diagrams illustrating a manufacturing process of a conventional polysilicon thin film transistor step by step. The thin film transistor is described by using a coplanar type thin film transistor in which a source and a gate are disposed on one plane. do.
도 1a에서는, 기판(1) 상부에 제 1 절연물질 및 비정질 실리콘을 차례대로 증착한 후, 버퍼층(2) 및 비정질 실리콘층(4)을 각각 형성하는 단계이다. 이때, 상기 버퍼층(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알칼리 물질의 용출을 방지하기 위함이다.In FIG. 1A, after the first insulating material and the amorphous silicon are deposited on the substrate 1 in order, the buffer layer 2 and the amorphous silicon layer 4 are formed, respectively. At this time, the buffer layer 2 is to prevent the elution of the alkali material in the substrate 1 that can be generated in a later process.
다음, 상기 비정질 실리콘층(4) 상부에 연속으로 촉매 금속물질(5)을 미량 증착한다. 상기 촉매 금속물질(5)은 비정질 실리콘층(4)의 결정화 촉매로 이용되며, 주로 니켈(Ni)이 이용된다.Next, a trace amount of the catalytic metal material 5 is continuously deposited on the amorphous silicon layer 4. The catalytic metal material 5 is used as a crystallization catalyst of the amorphous silicon layer 4, and mainly nickel (Ni) is used.
도 1b에서는, 상기 촉매 금속물질(5)에 전기장을 인가하여, 촉매 금속물질(5) 하부의 비정질 실리콘층(도 1a의 4)을 결정화하여 폴리실리콘층(6)으로 형성하는 단계이다.In FIG. 1B, an electric field is applied to the catalyst metal material 5 to crystallize an amorphous silicon layer (4 in FIG. 1A) under the catalyst metal material 5 to form a polysilicon layer 6.
도 1c에서는, 상기 폴리실리콘층(도 1b의 6)을 패터닝(patterning)하여 액티브층(8)으로 형성하는 단계이다.In FIG. 1C, the polysilicon layer (6 in FIG. 1B) is patterned to form an active layer 8.
상기 패터닝 공정으로는, 감광성 물질인 PR(photo resist)을 이용하여 노광, 현상, 식각하는 공정인 사진식각 공정(photolithography)이 이용된다.As the patterning process, photolithography, which is a process of exposing, developing, and etching using a photoresist (PR), which is a photosensitive material, is used.
다음, 도 1d에서는 상기 액티브층(8)의 중앙 상부에 제 2 절연물질, 제 1 금속물질을 차례대로 증착한 후, 게이트 절연막(10) 및 게이트 전극(12)으로 각각 형성한 후, 상기 게이트 전극(12)을 이온 스타퍼(Ion-stopper)역할을 하는 마스크로 하여, 노출된 액티브층(8)의 양측을 도핑처리하여 좌, 우 오믹 콘택층(9)으로 형성하여, 중앙부에 위치하는 액티브층(8) 및 좌, 우 오믹 콘택층(9)으로 이루어진 반도체층(14)을 구성하는 단계이다.Next, in FIG. 1D, a second insulating material and a first metal material are sequentially deposited on the center of the active layer 8, and then formed of a gate insulating film 10 and a gate electrode 12, respectively. The electrode 12 is used as a mask acting as an ion stopper, and both sides of the exposed active layer 8 are doped to form left and right ohmic contact layers 9, which are positioned at the center portion. In this step, the semiconductor layer 14 including the active layer 8 and the left and right ohmic contact layers 9 is formed.
이때, 상기 이온 도핑 단계에서 이용하는 도펀트(dophant) 종류에 따라 전기적 특성이 달라지게 된다. 상기 도펀트가 B2H6등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 반도체층(14)을 구성하는 단계에서는 이온 도핑 공정 후 활성화 공정이 포함된다.At this time, the electrical properties vary depending on the type of dopant used in the ion doping step. When the dopant is doped with a Group 3 element such as B 2 H 6 , the dopant is operated as a P-type semiconductor, and when the Group 5 element such as PH 3 is doped as an N-type semiconductor. The dopant needs to be appropriately selected according to the use of the semiconductor device. The step of configuring the semiconductor layer 14 includes an activation process after the ion doping process.
다음 도 1e에서는, 상기 게이트 전극(12) 및 좌, 우 오믹 콘택층(9) 및 버퍼층(2) 상부에 제 3 절연물질을 증착하여 좌, 우 오믹 콘택층(9)을 일부 노출시키는 제 1, 2 콘택홀(16a, 16b)을 가지는 층간 절연막(Inter layer insulator ; 18)을 형성하는 단계이다.Next, in FIG. 1E, a first insulating material is deposited on the gate electrode 12, the left and right ohmic contact layers 9, and the buffer layer 2 to partially expose the left and right ohmic contact layers 9. And forming an interlayer insulator 18 having two contact holes 16a and 16b.
도 1f에서는 상기 제 1, 2 콘택홀(16a, 16b)을 통해 좌, 우 오믹 콘택층(9)과 연결되는 소스 및 드레인 전극(20, 22)을 각각 형성하는 단계와, 상기 소스 및 드레인 전극(20, 22) 상부에 상기 드레인 전극(22)을 일부 노출시키는 드레인 콘택홀(21)을 가지는 보호층(26)을 형성하는 단계와, 상기 보호층(26) 상부에 드레인 콘택홀(21)을 통해 드레인 전극(22)과 연결되는 투명 도전성 물질로 이루어진 화소 전극(28)을 형성하는 단계를 포함한다.In FIG. 1F, forming the source and drain electrodes 20 and 22 connected to the left and right ohmic contact layers 9 through the first and second contact holes 16a and 16b, respectively. Forming a protective layer 26 having a drain contact hole 21 partially exposing the drain electrode 22 on the upper portion of the protective layer 26 and a drain contact hole 21 on the protective layer 26. Forming a pixel electrode 28 made of a transparent conductive material connected to the drain electrode 22 through the pixel electrode 28.
이와 같은 방법으로 폴리실리콘 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판을 제작할 수 있다.In this manner, an array substrate for a liquid crystal display device including a polysilicon thin film transistor can be manufactured.
이러한 FE-MIC 방법에 의해 결정화된 폴리실리콘을 이용한 박막트랜지스터의 제조 공정에서는, 상기 도 1a 단계에서 비정질 실리콘층 상에 촉매 금속물질을 미량으로 전면에 고르게 증착하는 것이 결정화 특성을 좌우하게 된다.In the manufacturing process of the thin film transistor using polysilicon crystallized by the FE-MIC method, the deposition of the catalytic metal material on the entire surface of the amorphous silicon layer evenly in the step of FIG.
한 예로, 상기 증착 공정은 스퍼터링(sputtering) 장치를 이용하여 이루어지는 것으로, 상기 스퍼터(sputter)의 원리는 진공속에 아르곤(Ar)같은 불활성 가스를 넣고 직류를 통하면, 음극에서 전자가 튀어나와 기체분자와 충돌한다.For example, the deposition process is performed by using a sputtering apparatus. The principle of the sputter is that a gas molecule is emitted from the cathode by flowing an inert gas such as argon (Ar) in a vacuum and direct current. Conflict with
충돌한 분자의 일부는 이온화가 되지만, 대부분은 이온화가 되지 못하고 여기되어 안정한 상태로 돌아가며, 전체적으로는 전기적인 중성을 띄는 플라즈마 상태로 변환한다.Some of the collided molecules are ionized, but most of them do not ionize and are excited, returning to a stable state, and converting them into an electrically neutral plasma state as a whole.
이때, 상기 플라즈마속의 이온인 Ar+을 음전기의 힘으로 음극쪽에 가속시켜 음극물질인 타깃물질을 튀겨내어 기판 상으로 부착하게 만든다.At this time, Ar + , which is an ion in the plasma, is accelerated toward the cathode by the force of a negative electrode, so that the target material, which is the cathode material, is splashed and attached onto the substrate.
전술한 스퍼터링 장치를 이용한 증착 원리를 이용한 촉매 금속입자의 증착 공정에 대해서 도면을 참조하여 간략히 설명한다.The deposition process of the catalytic metal particles using the deposition principle using the above-described sputtering apparatus will be briefly described with reference to the drawings.
도 2는 종래의 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면이다.2 is a view schematically showing a deposition process of catalytic metal particles in a crystallization process by a conventional FE-MIC method.
도시한 바와 같이, 촉매 금속 물질 소스로 이루어진 타깃(220)과 기판(210)이 서로 대향되게 배치되어 있고, 미도시한 플라즈마 작용에 의해 타깃(220)으로부터 이탈된 스퍼터링 입자는 기판(210) 상에 증착되어 촉매 금속입자(222)를 이루게 된다.As shown, the target 220 and the substrate 210 made of a catalytic metal material source are disposed to face each other, and the sputtered particles separated from the target 220 by the plasma action not shown are formed on the substrate 210. Deposited on the catalyst metal particles 222.
이때, 상기 타깃(220)으로부터 이탈되는 스퍼터링 입자들은 일정한 방향성을 가지지 않기 때문에 기판(210) 전면에 고루게 분포시키는 것이 사실상 어렵다.In this case, since the sputtered particles which are separated from the target 220 do not have a constant direction, it is difficult to distribute the film evenly over the entire surface of the substrate 210.
결정화 촉매 금속물질을 이용하여 비정질 실리콘층을 결정화하는 공정에서는, 매우 미량의 촉매 금속물질이 요구되나 실질적으로 증착 공정 중에 촉매 금속물질을 기판 전면에 미량으로 균일하게 증착시키는 것이 어렵다. 촉매 금속물질이 어떤 부분에 편중되게 증착되거나 또는, 과다하게 증착될 경우에는 결정화 특성이 나빠지고 더욱이, 결정화 공정 후 잔여 촉매 금속물질은 폴리실리콘을 퇴화시키는 문제점이 있다.In the process of crystallizing the amorphous silicon layer using the crystallization catalyst metal material, a very small amount of catalytic metal material is required, but it is difficult to deposit the catalyst metal material uniformly in a small amount on the entire surface of the substrate during the deposition process. If the catalytic metal material is deposited in a partial or excessively deposited portion, the crystallization property is poor, and further, the residual catalytic metal material after the crystallization process has a problem of degenerating polysilicon.
상기 문제점을 해결하기 위하여, 본 발명에서는 상기 촉매 금속물질을 증착하는 챔버내에, 소정의 수단을 구비하여 촉매 금속물질을 기판 전면에 걸쳐 미량으로 고르게 증착될 수 있도록 제어하여 전기적 특성이 향상된 박막트랜지스터를 제공하는 것을 목적으로 한다.In order to solve the above problems, in the present invention, a thin film transistor having improved electrical characteristics is provided in a chamber for depositing the catalyst metal material by controlling a catalyst metal material to be evenly deposited evenly over the entire surface of the substrate. It aims to provide.
본 발명의 또 다른 목적으로는 촉매 금속물질을 비정질 실리콘층 상에 증착함에 있어서, 최소한 얇은 막으로 고르게 증착할 수 있도록 증착 챔버내에 스퍼터링 물질과 기판 사이에 증착률을 효과적으로 제어할 수 있는 쉴드 마스크(shield mask)을 제공하고자 한다.In another aspect of the present invention, in depositing a catalytic metal material on an amorphous silicon layer, a shield mask capable of effectively controlling the deposition rate between the sputtering material and the substrate in the deposition chamber so that at least a thin film can be evenly deposited ( shield mask).
도 1a 내지 도 1f는 종래의 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면.Figure 1a to 1f is a step showing a step of manufacturing a conventional polysilicon thin film transistor.
도 2는 종래의 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면.2 is a view schematically showing a deposition process of catalytic metal particles in a crystallization process by a conventional FE-MIC method.
도 3은 본 발명에 따른 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면.3 is a schematic view showing a deposition process of catalytic metal particles in a crystallization process by the FE-MIC method according to the present invention.
도 4a 내지 4e는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면.Figure 4a to 4e is a step-by-step diagram showing the manufacturing process of the polysilicon thin film transistor according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
500 : 절연 기판 510 : 버퍼층500: insulating substrate 510: buffer layer
512 : 비정질 실리콘층 514 : 타깃(target)512: amorphous silicon layer 514: target
516 : 쉴드 마스크(shield mask) 518 : 홀(hole)516 shield mask 518 holes
522 : 촉매 금속입자 VI : 쉴드 마스크 두께522: catalytic metal particles VI: shield mask thickness
상술한 목적을 달성하기 위해 본 발명의 하나의 특징에서는, 비정질 실리콘층이 형성된 기판과; 촉매 금속물질로 이루어진 타깃(target)과, 상기 타깃과 대향되게 배치되며, 상기 타깃과 수직을 이루는 다수 개의 긴관 모양의 홀이 형성된 쉴드 마스크(shield mask)를 가지는 스퍼터링(sputtering) 장치를 구비하는 단계와; 상기 스퍼터링 장치내에서 상기 쉴드 마스크와 일정간격 대향되게 상기 기판을 안치시킨 후, 상기 쉴드 마스크를 거쳐 기판 상에 촉매 금속입자를 증착하는 단계와; 상기 촉매 금속입자를 결정화 촉매로 이용하여, 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 폴리실리콘층의 제조방법을 제공한다.In order to achieve the above object, in one aspect of the present invention, there is provided a substrate including an amorphous silicon layer; Providing a sputtering apparatus having a target made of a catalytic metal material and a shield mask disposed to face the target and having a plurality of long tubular holes perpendicular to the target; Wow; Depositing the catalytic metal particles on the substrate through the shield mask after placing the substrate in the sputtering apparatus so as to face the shield mask at a predetermined interval; Using the catalyst metal particles as a crystallization catalyst, it provides a method for producing a polysilicon layer comprising the step of crystallizing the amorphous silicon layer.
상기 기판과 비정질 실리콘층 사이에는 버퍼층을 포함하며, 상기 버퍼층은 실리콘 산화막(SiOx)으로 이루어진 것을 특징으로 한다.A buffer layer is included between the substrate and the amorphous silicon layer, and the buffer layer is formed of a silicon oxide layer (SiOx).
그리고, 상기 촉매 금속물질은 니켈(Ni), 납(Pb), 코발트(Co) 중 어느 하나이며, 상기 촉매 금속입자는 상기 타깃으로부터 직진성을 가지고 이탈되는 스퍼터링 입자의 증착을 통해 이루어진 것을 특징으로 한다.The catalyst metal material may be any one of nickel (Ni), lead (Pb), and cobalt (Co), and the catalyst metal particles may be formed through the deposition of sputtered particles that are separated from the target with a straightness. .
상기 비정질 실리콘층을 결정화 공정은, 열 에너지 및 전기장을 이용하는 FE-MIC(Field Enhanced Metal Induced Crystallization) 방법에 의한 것이며, 상기 촉매 금속입자를 증착하는 단계는, 아르곤(Ar), 질소(N2) 중 어느 한 반응 가스 분위기에서 이루어지는 것을 특징으로 한다.The amorphous silicon layer is crystallized by a field enhanced metal induced crystallization (FE-MIC) method using thermal energy and an electric field, and depositing the catalytic metal particles may include argon (Ar) and nitrogen (N 2 ). It is characterized by consisting of any of the reaction gas atmosphere.
그리고, 본 발명의 또 다른 특징에서는 전술한 폴리실리콘층의 제조방법을포함하는 박막트랜지스터의 제조방법을 제공한다.In addition, another feature of the present invention provides a method of manufacturing a thin film transistor including the method of manufacturing the polysilicon layer described above.
상기 박막트랜지스터의 제조 단계에서는, 상기 폴리실리콘층을 액티브층으로 패터닝하는 단계와, 상기 액티브층 중앙부에 게이트 절연막, 게이트 전극을 차례대로 형성하는 단계와, 상기 게이트 전극을 이온 스타퍼(ion-stopper)로 이용하여 액티브층의 양측 노출부를 이온 도핑하여 제 1, 2 오믹 콘택층으로 이용하는 단계와, 상기 제 1, 2 오믹 콘택층의 일부를 노출시키는 제 1, 2 콘택홀을 가지는 층간 절연층을 형성하는 단계와; 상기 제 1, 2 콘택홀을 통해 제 1, 2 오믹 콘택층과 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.In the manufacturing of the thin film transistor, patterning the polysilicon layer as an active layer, sequentially forming a gate insulating film and a gate electrode in the center of the active layer, and forming the gate electrode as an ion stopper Ion doping both exposed portions of the active layer to form first and second ohmic contact layers, and an interlayer insulating layer having first and second contact holes exposing a part of the first and second ohmic contact layers. Forming; And forming source and drain electrodes connected to the first and second ohmic contact layers through the first and second contact holes, respectively.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 3은 본 발명에 따른 FE-MIC 방법에 의한 결정화 공정에서의 촉매 금속입자의 증착 공정을 개략적으로 나타낸 도면이다.3 is a view schematically showing a deposition process of the catalyst metal particles in the crystallization process by the FE-MIC method according to the present invention.
도시한 바와 같이, 기판(310)과 타깃(320)이 서로 대향되게 배치되어 있고, 기판(310)과 타깃(320) 사이에 쉴드 마스크(330)가 개재된 구조에서, 쉴드 마스크(330)는 일정두께 두껍게 형성되어 있고, 이러한 쉴드 마스크(330) 내부에 다수 개의 홀(332)이 구성됨에 있어서 각각의 홀(332)들은 쉴드 마스크(330)가 가지는 두께에 의해 긴관 형상(IV)을 가지는 것을 특징으로 한다.As shown in the drawing, the substrate 310 and the target 320 are disposed to face each other, and the shield mask 330 is interposed between the substrate 310 and the target 320. It is formed to have a predetermined thickness, and the plurality of holes 332 are formed in the shield mask 330. Each of the holes 332 has a long pipe shape IV due to the thickness of the shield mask 330. It features.
상기 쉴드 마스크(330)를 개재한 상태에서, 증착 공정을 진행하게 되면 타깃(320)으로부터 직진성을 가지는 스퍼터링 입자(322)만이 쉴드 마스크(330)를 통과하여 기판(310) 상에 증착될 수 있고, 비직진성을 가지는 스퍼터링 입자는 쉴드 마스크(330)의 홀(332) 내벽에 부딪쳐 기판(310) 상에 도달하지 못하게 된다.When the deposition process is performed while the shield mask 330 is interposed, only sputtering particles 322 having a straightness from the target 320 may be deposited on the substrate 310 through the shield mask 330. In addition, the sputtering particles having non-linearity hit the inner wall of the hole 332 of the shield mask 330 and do not reach the substrate 310.
더욱이, 상기 쉴드 마스크(330)에는 긴관 형상의 홀(332)을 서로 일정간격 이격되게 구비함에 따라, 이러한 홀(332)을 통과하여 기판(310)에 증착되는 촉매 금속입자를 미량으로 고르게 증착할 수 있다.In addition, the shield mask 330 is provided with a long tube-shaped holes 332 spaced apart from each other, so that the catalytic metal particles deposited on the substrate 310 through these holes 332 may be evenly deposited. Can be.
그리고, 상기 증착 공정예와 달리 타깃과 기판을 상, 하 배치구조로 하여 증착하는 공정으로 진행해도 무방하다.Unlike the above deposition step, the target and the substrate may be moved in a step of depositing with a vertical arrangement.
이와 같이, 본 발명에 따른 쉴드 마스크를 거쳐 촉매 금속물질을 기판 상에 증착하게 되면, 결정화 공정 후 잔여 금속물질을 최소화할 수 있어 잔여 금속물질에 의한 폴리실리콘의 퇴화 현상을 방지할 수 있게 된다.As such, when the catalytic metal material is deposited on the substrate through the shield mask according to the present invention, the residual metal material may be minimized after the crystallization process, thereby preventing the deterioration of polysilicon due to the remaining metal material.
도 4a 내지 4e는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 도면으로서, 촉매 금속물질의 증착 단계를 중심으로 설명한다.4A to 4E are diagrams illustrating a step of manufacturing a polysilicon thin film transistor according to the present invention, and will be described with reference to a deposition step of a catalytic metal material.
도 4a에서는, 기판 상부에 제 1 절연물질, 비정질 실리콘을 차례대로 증착하여, 버퍼층(510), 비정질 실리콘층(512)을 각각 형성하는 단계이다.In FIG. 4A, the first insulating material and the amorphous silicon are sequentially deposited on the substrate to form the buffer layer 510 and the amorphous silicon layer 512, respectively.
상기 제 1 절연물질은 실리콘 절연물질에서 선택되며, 바람직하기로는 실리콘 산화막(SiOx)으로 하는 것이다.The first insulating material is selected from a silicon insulating material, preferably silicon oxide (SiOx).
도 4b에서는, 상기 비정질 실리콘층(512) 상부에 촉매 금속입자(514)을 증착하는 단계로서, 이 단계에서는 일정 두께(VI)를 가지는 쉴드 마스크(516)내에 형성된 다수 개의 긴관 형상의 홀(518)이 서로 일정간격을 유지하며 구성되어 있어 상기 타깃(514)으로부터 여러 방향으로 이탈된 다수 개의 스퍼터링 입자중 직진성을 가지는 스퍼터링 입자만이 비정질 실리콘층(512) 상에 증착되어 촉매 금속입자(522)로 이용된다.In FIG. 4B, a catalyst metal particle 514 is deposited on the amorphous silicon layer 512, in which a plurality of long tube-shaped holes 518 are formed in the shield mask 516 having a predetermined thickness VI. ) Is configured to maintain a constant distance from each other, so that only sputtering particles having linearity are deposited on the amorphous silicon layer 512 among the plurality of sputtering particles separated from the target 514 in various directions. Used as
상기 촉매 금속입자(522)를 이루는 물질은 니켈(Ni), 납(Pb), 코발트(Co) 중 어느 하나에서 선택되는 것이 바람직하다.The material forming the catalytic metal particles 522 may be selected from any one of nickel (Ni), lead (Pb), and cobalt (Co).
도면으로 제시하지 않았지만, 상기 증착 단계는 스퍼터링 장치를 이용하여 이루어지며, 아르곤(Ar), 질소(N2) 중 어느 한 반응 가스 분위기에서 스퍼터하는 것이 바람직하다.Although not shown in the drawings, the deposition step is performed using a sputtering apparatus, and is preferably sputtered in a reaction gas atmosphere of argon (Ar) or nitrogen (N 2 ).
도 4c에서는, 상기 촉매 금속입자(522)가 형성된 기판에 전기장을 인가하여, 전기장에 의한 촉매 금속입자(522) 상의 이동에 따라 결정화를 유도하여 비정질 실리콘층(도 4a의 512)을 폴리실리콘층(524)으로 결정화하는 단계이다.In FIG. 4C, an electric field is applied to the substrate on which the catalyst metal particles 522 are formed to induce crystallization according to the movement on the catalyst metal particles 522 by the electric field, thereby forming an amorphous silicon layer 512 of FIG. 4A. Crystallization to 524.
좀 더 상세히 설명하면, 한 예로 촉매 금속입자(522)가 니켈로 이루어진 경우, 니켈과 실리콘이 결정화 단계에서 결정핵으로 작용하는 니켈 실리사이드(NiSi2)를 형성하게 되어, 니켈 실리사이드가 결정화 촉매로 이용된다.In more detail, as an example, when the catalytic metal particles 522 are made of nickel, nickel and silicon form nickel silicide (NiSi 2 ), which act as crystal nuclei in the crystallization step, so that nickel silicide is used as the crystallization catalyst. do.
도 4d에서는, 상기 폴리실리콘층(524)을 패터닝하여 액티브층(526)으로 형성하는 단계이다.In FIG. 4D, the polysilicon layer 524 is patterned to form an active layer 526.
도 4e에서는 상기 액티브층(526)을 포함하는 박막트랜지스터 및 화소 전극을 형성하는 단계이다.In FIG. 4E, a thin film transistor and a pixel electrode including the active layer 526 are formed.
이 단계에서는, 상기 액티브층(526) 중앙부에 게이트 절연막(531), 게이트 전극(532)을 차례대로 형성하는 단계와, 상기 게이트 전극(532)을 이온 스타퍼(ion-stopper)로 이용하여 액티브층(526)의 양측 노출부를 이온 도핑하여 제 1, 2 오믹 콘택층(528a, 528b)으로 형성하여, 액티브층(526), 제 1, 2 오믹콘택층(528a, 528b)으로 구성되는 반도체층(530)을 완성하는 단계와, 상기 제 1, 2 오믹 콘택층(528a, 528b)의 일부를 노출시키는 제 1, 2 콘택홀(미도시)을 가지는 층간 절연층(532)을 형성하는 단계와; 상기 제 1, 2 콘택홀을 통해 제 1, 2 오믹 콘택층(528a, 528b)과 연결되는 소스 및 드레인 전극(536, 538)을 각각 형성하는 단계와; 상기 드레인 전극(538)을 일부 노출시키는 드레인 콘택홀(540)을 가지는 보호층(542)을 형성하는 단계와; 상기 드레인 콘택홀(540)을 통해 드레인 전극(538)과 연결되는 화소 전극(544)을 형성하는 단계를 포함한다.In this step, a gate insulating film 531 and a gate electrode 532 are sequentially formed in a central portion of the active layer 526, and the gate electrode 532 is used as an ion stopper. A semiconductor layer composed of the active layer 526 and the first and second ohmic contact layers 528a and 528b by ion doping both exposed portions of the layer 526 to form the first and second ohmic contact layers 528a and 528b. 530 and forming an interlayer insulating layer 532 having first and second contact holes (not shown) exposing portions of the first and second ohmic contact layers 528a and 528b. ; Forming source and drain electrodes (536, 538) connected to the first and second ohmic contact layers (528a, 528b) through the first and second contact holes, respectively; Forming a protective layer (542) having a drain contact hole (540) exposing the drain electrode (538) partially; Forming a pixel electrode 544 connected to the drain electrode 538 through the drain contact hole 540.
그러나, 본 발명은 상기 실시예로 한정되지 않고 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention.
예를 들어, 상기 코플라형 박막트랜지스터외에도 역 스태거드형(inverted staggered type) 박막트랜지스터와 같은 하부 게이트(bottom gate)방식에 적용할 수도 있으며, 상기 결정화 공정에서는 FE-MIC 방법 이외에 MIC 또는 MILC 방법을 적용할 수도 있다.For example, in addition to the coplanar thin film transistor, it may be applied to a bottom gate method such as an inverted staggered type thin film transistor, and in the crystallization process, a MIC or MILC method in addition to the FE-MIC method. You can also apply
이상과 같이, 본 발명에 따른 쉴드 마스크를 개재한 상태에서 촉매 금속물질을 비정질 실리콘층 상에 증착한 후, 결정화 공정을 진행하게 되면 다음과 같은 효과를 가진다.As described above, after the deposition of the catalytic metal material on the amorphous silicon layer in the state of the shield mask according to the present invention, the crystallization process has the following effects.
첫째, 촉매 금속물질의 증착량의 최소화하면서 고르게 기판 상에 증착할 수 있어, 신뢰성이 높으며 안정적인 결정화 공정을 진행할 수 있다.First, it can be deposited evenly on the substrate while minimizing the deposition amount of the catalytic metal material, it is possible to proceed a highly reliable and stable crystallization process.
둘째, 결정화 공정 후 잔여 금속물질을 최소화하여 폴리실리콘의 퇴화를 방지할 수 있다.Second, it is possible to prevent the deterioration of the polysilicon by minimizing the residual metal material after the crystallization process.
셋째, 전기적 특성이 향상된 박막트랜지스터를 제공할 수 있다.Third, a thin film transistor having improved electrical characteristics can be provided.
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