KR100464939B1 - Method of forming device isolation film in semiconductor device - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치의 형성 방법.Method of forming a semiconductor device.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

반도체 장치의 소자 분리막 형성에 있어서, 단차가 심하지 않고, 소자 형성 영역의 면적을 감소시키지 않을 수 있는 산화막 형성 방법 제공하고자 함.In forming a device isolation film of a semiconductor device, it is desired to provide an oxide film formation method in which a step is not severe and may not reduce the area of the device formation region.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

반도체 기판 상에 제1질화막을 형성하는 단계; 소자 분리 마스크를 이용하여 상기 제1질화막을 식각하고, 바로 상기 반도체 기판을 부분 식각 하여 소자 분리 패턴을 형성하는 단계; 상기 소자 분리 패턴의 측면에 산화 방지 스페이서를 형성하는 단계; 및 열공정하는 단계를 포함하여 이루어지는 반도체 장치의 소자 분리막 형성 방법을 제공하고자 함.Forming a first nitride film on the semiconductor substrate; Etching the first nitride layer using a device isolation mask and immediately etching the semiconductor substrate to form a device isolation pattern; Forming an anti-oxidation spacer on a side surface of the device isolation pattern; And to provide a device isolation film forming method of a semiconductor device comprising a step of thermal processing.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 공정 중 형성 공정에 이용됨.Used in the formation process of semiconductor device manufacturing process.

Description

반도체 장치의 소자 분리막 형성 방법Device Separating Method of Semiconductor Device

본 발명은 국부 산화막을 구비하는 반도체 장치의 제조 공정에 관한 것으로, 특히 반도체 국부 산화막 제조 공정중 횡방향으로의 산화를 줄일 수 있는 소자분리막 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device having a localized oxide film, and more particularly, to a device isolation film manufacturing method capable of reducing oxidation in the lateral direction during a semiconductor localized oxide film manufacturing process.

일반적으로, 소자 분리(Isolation) 기술은 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 분리시켜, 소자가 인접한 소자의 영향을 받지 않고 그 주어진 기능을 제대로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 고밀도 또는 고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 개개의 소자의 면적을 축소하는 것도 필요한 동시에 소자와 소자 사이에 존재하는 소자 분리 영역의 폭 및 면적을 축소하는 것도 필요하다. 이 축소 정도가 셀 크기를 좌우한다는 점에서, 소자 분리 기술이 메모리 셀 크기를 결정하는 기술중의 하나라고 말해도 과언이 아니다. 역사적으로 다양한 소자 분리 기술이 개발되어 왔는데, 주된 이유로서는 여러 가지 종류의 집적회로가 각기 다소 다른 소자 분리 조건을 요구하였기 때문이다. 즉 각 소자 분리 기술이 나타내는 특징이 각기 달라 각 소자의 용도에 따라 소자 분리 특징이 선택되어 이용되어 왔다. 초기의 소자 분리 기술은 바이폴라 집적회로에서 사용되던 접합 소자 분리 방법이고, 오늘날은 1970년경에 필립스사에서 발표한 LOCOS(LOCal Oxidation of Isolation)이 모스 트랜지스터에서 사용되는 추세이다.In general, device isolation technology electrically and structurally separates the individual devices that make up an integrated device, providing the device with the necessary functionality to ensure that the device can perform its given functions without being affected by adjacent devices. It is a skill given to the city. In order to increase the density of devices in terms of high density or high integration, it is necessary to reduce the area of individual devices, and at the same time, it is necessary to reduce the width and area of device isolation regions existing between devices. It is no exaggeration to say that the device isolation technique is one of the techniques for determining the memory cell size in that the degree of shrinkage determines the cell size. Historically, various device isolation techniques have been developed, mainly because different types of integrated circuits require somewhat different device isolation conditions. That is, the characteristics of each element isolation technology are different, and element isolation characteristics have been selected and used according to the use of each element. Early device isolation techniques were the method of junction isolation used in bipolar integrated circuits, and today, the LOCOS (LOCal Oxidation of Isolation) announced by Philips around 1970 is being used in MOS transistors.

일반적으로 산화막과 질화막으로 구성된 소자 분리막에 의한 국부 산화막 형성 방법에서 횡방향으로의 산화에 의한 버즈 비크 형성에 의해 소자 형성 영역의 면적이 줄어들고 있다. 고집적 소자에서 요구되는 소자 형성 영역의 면적을 확보하기 위해 중간에 폴리 실리콘층을 적용한 PBL 방식의 소자 분리막 형성 방법이 최근 일반화 되고 있으나 디자인 룰이 0.3㎛이하인 소자 분리 공정에서는 적용하기가 어려운 문제점이 대두되고 있는 실정이다.In general, in the method of forming a local oxide film using an element isolation film composed of an oxide film and a nitride film, the area of the device formation region is reduced due to the formation of a buzz bee by oxidation in the lateral direction. In order to secure the area of the device formation region required for the highly integrated devices, a method of forming a PBL-type device isolation layer using a polysilicon layer in the middle has recently been generalized. It's happening.

종래의 PBL(Poly Buffered LOCOS)방식의 소자 분리막 형성 방법 및 그 문제점을 설명한다.A method of forming a device isolation film using a conventional PBL (Poly Buffered LOCOS) method and a problem thereof will be described.

도1A내지 도1D는 종래 기술에서 사용되는 열산화 방식으로 형성된 로코스를 구비하는 반도체 장치의 형성 단면도로서, 도면 부호 “11”은 반도체 기판이고, 도면 부호 “12”는 패드 산화막, 도면 부호 “13”은 폴리 실리콘층을 각각 나타낸다. 또한 도면 부호 “14”는 질화막을, 도면 부호 “15”는 국부 산화막을 각각 나타낸다.1A to 1D are cross-sectional views of a semiconductor device having a locos formed by a thermal oxidation method used in the prior art, wherein reference numeral 11 denotes a semiconductor substrate, reference numeral 12 denotes a pad oxide film, and 13 ”each represents a polysilicon layer. Reference numeral 14 denotes a nitride film, and reference numeral 15 denotes a local oxide film, respectively.

먼저, 도1A에 도시된 바와 같이, 반도체 기판(11)상에 물질 상호간의 응력을 완화 시킬 수 있도록 패드 산화막(12)과 PBL을 형성하기 위한 폴리 실리콘층(13) 및 소자 분리막을 형성시키기 위한 열 산화막 형성 공정시 소자 형성 영역에 열 산화막이 형성되는 것을 막기 위한 질화막(14)을 차례로 적층한다. First, as shown in FIG. 1A, a polysilicon layer 13 for forming a pad oxide film 12 and a PBL and a device isolation film are formed on the semiconductor substrate 11 to relieve stress between materials. In the thermal oxide film forming step, the nitride film 14 for preventing the thermal oxide film from being formed in the element formation region is sequentially stacked.

패드 산화막은(12) 100Å∼250Å의 두께로 형성한다. 그 위에 형성되는 폴리 실리콘층(13)은 비도핑층인 것을 특징으로 하며 600℃∼650℃의 온도에서 SiH4 가스를 사용하여 LPCVD방법으로 500Å 두께로 형성한다. 그 위에 형성되는 질화막(14)은 750℃∼850℃의 온도에서 SiH2Cl2 /NH3 가스 분위기에서 LPCVD방법으로 1500Å∼2000Å의 두께를 갖도록 형성한 것이다.The pad oxide film (12) is formed to a thickness of 100 kPa to 250 kPa. The polysilicon layer 13 formed thereon is characterized in that it is an undoped layer and is formed to a thickness of 500 kPa by the LPCVD method using SiH 4 gas at a temperature of 600 ℃ to 650 ℃. The nitride film 14 formed thereon is formed to have a thickness of 1500 kPa to 2000 kPa by the LPCVD method in a SiH 2 Cl 2 / NH 3 gas atmosphere at a temperature of 750 캜 to 850 캜.

여기서, 폴리 실리콘층(13)은, 각각 폴리 실리콘층의 상부와 하부에 형성되는 질화막(14)과 산화막(12)의 응력을 완화 시켜주고, 소자 분리막(15) 형성시 소자 형성 영역의 기판에 버즈 비크(bird's beak)가 형성되는 것을 완화시켜 주는 역할을 한다.Here, the polysilicon layer 13 relieves the stresses of the nitride film 14 and the oxide film 12 formed on the upper and lower portions of the polysilicon layer, respectively, and is applied to the substrate of the element formation region when the device isolation film 15 is formed. It plays a role in mitigating the formation of bird's beaks.

다음으로, 도1B에 도시된 바와 같이, 소자 분리 마스크(도면에 도시되지 않음)를 식각 장벽으로 하여 질화막(14)과 폴리 실리콘층(13)를 식각하여 패턴을 형성한다. 이 식각 공정에서 폴리 실리콘층(13)은 완전히 식각 되지 않고 소정의 두께를 갖으며, 이에 비도핑된 폴리 실리콘층(13)이 식각후 표면으로 노출된다.Next, as shown in FIG. 1B, the nitride film 14 and the polysilicon layer 13 are etched using an element isolation mask (not shown) as an etch barrier to form a pattern. In this etching process, the polysilicon layer 13 is not etched completely but has a predetermined thickness, and the undoped polysilicon layer 13 is exposed to the surface after etching.

다음으로, 도1C에 도시된 바와 같이, 1100℃의 공정 온도에서 열산화막을 성장 3000Å∼3500Å의 두께를 갖도록 국부 산화막(15)을 형성한다.Next, as shown in Fig. 1C, a local oxide film 15 is formed so that the thermal oxide film is grown at a process temperature of 1100 占 폚 to have a thickness of 3000 kPa to 3500 kPa.

마지막으로, 도1D에 도시된 바와 같이, 산화 방지막으로 사용한 질화막(14)을 인산 용액으로 제거하고, 폴리 실리콘층(13)은 건식 식각으로 제거하여 반도체 장치의 국부 산화막을 형성한다.Finally, as shown in FIG. 1D, the nitride film 14 used as the antioxidant film is removed with a phosphoric acid solution, and the polysilicon layer 13 is removed by dry etching to form a local oxide film of the semiconductor device.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 단차가 심하지 않고, 종래의 LOCOS공정에서 형성되는 버즈 비크의 길이를 줄여, 소자 형성 영역의 면적을 감소시키지 않을 수 있는 소자 분리막의 형성 방법을 제공함을 그 목적으로 한다.The present invention devised to solve the above problems is a method of forming a device isolation film that is not severe step, and can reduce the length of the buzz be formed in the conventional LOCOS process, thereby reducing the area of the device formation region. The purpose is to provide.

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 형성 방법은, 기판상에 제1 질화막을 형성하는 단계; 소자 분리 마스크를 이용하여 소자 분리영역의 상기 제1 질화막을 패터닝하여 상기 기판이 노출되는 홈을 형성하는 단계; 상기 홈 바닥의 가장자리 일정부분을 덮을 수 있도록 상기 홈의 측벽에 산화방지 스페이서를 형성하는 단계; 및 상기 노출된 홈 상기 산화방지 스페이서의 상을 포함하는 상기 기판전면에 제2 질화막을 형성하는 단계; 상기 산화방지 스페이서에 의해 노출된 상기 홈의 바닥을 산화시켜서 소자분리용 산화막을 형성하는 단계포함하는 반도체 장치의 소자 분리막 형성 방법을 제공한다.In order to achieve the above object, a method of forming a semiconductor device of the present invention comprises the steps of: forming a first nitride film on a substrate; Patterning the first nitride film of the device isolation region using an device isolation mask to form a groove through which the substrate is exposed; Forming an anti-oxidation spacer on the sidewall of the groove to cover a portion of an edge of the bottom of the groove; And forming a second nitride film on the entire surface of the substrate including the exposed grooves on the antioxidant spacers. And forming a device isolation oxide film by oxidizing a bottom of the groove exposed by the anti-oxidation spacer.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도2A 내지 도2G는 본 발명의 일 실시예에 따른 열산화방식으로 형성된 로코스를 구비하는 반도체 장치의 단면도로서, 도면 부호 “21”은 반도체 기판이고, 도면 부호 “22”는 패드 산화막, 도면 부호 “23”은 제1질화막 나타낸다. 또한 도면 부호 “24”는 산화막을, 도면 부호 “25”는 비정질 실리콘 스페이서, “26”은 제2질화막, “27”은 필드 산화막을 각각 나타낸다.2A through 2G are cross-sectional views of a semiconductor device having a locus formed by a thermal oxidation method according to an embodiment of the present invention, wherein “21” is a semiconductor substrate, and “22” is a pad oxide film, and FIG. Reference numeral “23” denotes the first nitride film. Reference numeral 24 denotes an oxide film, reference numeral 25 denotes an amorphous silicon spacer, reference numeral 26 denotes a second nitride film, and reference numeral 27 denotes a field oxide film.

먼저, 도2A에 도시된 바와 같이, 반도체 기판(21)상에 물질 상호간의 응력을 완화 시킬수 있도록 패드 산화막(22)과 제1질화막(23)을 차례로 적층한다. First, as illustrated in FIG. 2A, the pad oxide film 22 and the first nitride film 23 are sequentially stacked on the semiconductor substrate 21 so as to relieve stress between materials.

여기서 제1질화막(23)은 750℃∼850℃의 온도에서 형성하고, SiH2Cl2 /NH3 가스 분위기에서 0.3내지 0.35토르의 LPCVD방법으로 2000Å의 두께를 갖도록 형성한다.Here, the first nitride film 23 is formed at a temperature of 750 ° C to 850 ° C and is formed to have a thickness of 2000 kPa by an LPCVD method of 0.3 to 0.35 Torr in a SiH 2 Cl 2 / NH 3 gas atmosphere.

다음으로, 도2B에 도시된 바와 같이, 소자 분리 마스크(도면에 도시되지 않음)를 이용하여 제1질화막(23)과 패드 산화막(22)을 식각하고, 실리콘 기판(21)을 부분 식각 하여 소자 분리 패턴을 형성한다. 여기서 실리콘 기판이 식각 되는 깊이는 300Å내지 400Å으로 한다.Next, as shown in FIG. 2B, the first nitride film 23 and the pad oxide film 22 are etched using the device isolation mask (not shown), and the silicon substrate 21 is partially etched. Form a separation pattern. The depth at which the silicon substrate is etched is 300 kPa to 400 kPa.

다음으로, 도2C에 도시된 바와 같이, 800℃ 내지 900℃의 온도에서 열공정을 실시하여 30Å∼70Å의 얇은 산화막(24)을 성장시킨다. 여기서 산화막(24)은 질화막(23)상에는 성장하지 않고 실리콘 기판(21)상에만 형성된다. Next, as shown in FIG. 2C, a thermal process is performed at a temperature of 800 ° C to 900 ° C to grow a thin oxide film 24 of 30 to 70 Å. The oxide film 24 is formed only on the silicon substrate 21 without growing on the nitride film 23.

다음으로, 도2D에 도시된 바와 같이, 전체 구조 상부에 500℃내지 530℃에서 형성되는 비정질 실리콘막(25)을 형성한다. 이때 SiH4나 Si2H6를 포함하는 가스 분위기, 0.2토르 ∼ 0.4토르의 압력에서 400Å 내지 600Å의 두께로 비정질 실리콘막(25)을 형성한다. 이러한 비정질 실리콘막(25)을 전면성 식각으로 소자 분리 패턴의 측벽에 비정질 실리콘 스페이서(25)를 형성하여 산화막(24)을 노출시킨다.Next, as shown in Fig. 2D, an amorphous silicon film 25 is formed on the entire structure at 500 ° C to 530 ° C. At this time, an amorphous silicon film 25 is formed to a thickness of 400 kPa to 600 kPa under a gas atmosphere containing SiH 4 or Si 2 H 6 and under a pressure of 0.2 Torr to 0.4 Torr. The amorphous silicon spacer 25 is formed on the sidewalls of the device isolation pattern by etching the amorphous silicon layer 25 to expose the oxide layer 24.

다음으로, 도2E에 도시된 바와 같이, 전체적으로 얇은 제2질화막(26)을 형성하는데, 750℃ 내지 850℃의 온도, SiH2Cl2 /NH3를 포함하는 가스 분위기에서 0.3토르 내지 0.35토르의 LPCVD방법으로 30Å 내지 70Å의 두께를 갖도록 형성한다.Next, as shown in FIG. 2E, an overall thin second nitride film 26 is formed, which is 0.3 to 0.35 Torr in a gas atmosphere containing SiH 2 Cl 2 / NH 3 at a temperature of 750 ° C. to 850 ° C. It is formed to have a thickness of 30 kPa to 70 kPa by the LPCVD method.

이때 전체적으로 형성되는 제2질화막(26)은, 비정질 실리콘 스페이서(25)상에 형성되는 제2질화막(26)의 두께는 산화막(24)상에 형성되는 제2질화막(26)의 두께보다 3배 이상 두껍게 형성된다. 이에 산화막(24)상에 형성되는 제2질화막(26)은 후속 공정으로 형성되는 필드 산화막 형성시 영향을 미치는 요인이 되지는 않는다. In this case, the second nitride film 26 formed as a whole may have a thickness of the second nitride film 26 formed on the amorphous silicon spacer 25 three times the thickness of the second nitride film 26 formed on the oxide film 24. It is formed thicker. Accordingly, the second nitride film 26 formed on the oxide film 24 is not a factor influencing the formation of the field oxide film formed by the subsequent process.

또한 이러한 제2질화막(26)은 형성 공정시 750℃ 내지 850℃의 온도에서 비정질 실리콘 스페이서(25)가 그레인(grain)을 형성할 수 있도록 한다. 이때 형성되는 그레인은 보통의 폴리 실리콘 기판(21)의 그레인 크기보다 9배정도 큰 크기로 형성되고, 그레인의 크기가 클수록 실리콘이 산화되지 않는 특징이 있다. In addition, the second nitride layer 26 allows the amorphous silicon spacers 25 to form grains at a temperature of 750 ° C to 850 ° C during the formation process. In this case, the formed grains are formed to be about 9 times larger than the grain size of the normal polysilicon substrate 21, and the larger the grains are, the more silicon is not oxidized.

다음으로, 도2F에 도시된 바와 같이, 1000℃내지 1100℃의 열 공정으로 필드 산화막(27)을 형성한다. 여기서 필드 산화막 형성전에 NH4OH 내지 H2SO4/ HF/ NH4OH를 이용한 세정공정을 실시하기도 한다.Next, as shown in FIG. 2F, the field oxide film 27 is formed by a thermal process of 1000 ° C to 1100 ° C. Here, a cleaning process using NH 4 OH to H 2 SO 4 / HF / NH 4 OH may be performed before the field oxide film is formed.

다음으로, 도2G에 도시된 바와 같이, 제2질화막(26), 제1질화막(23), 비정질 실리콘 스페이서(25)를 제거하여 소자를 분리시킨다.Next, as shown in FIG. 2G, the second nitride layer 26, the first nitride layer 23, and the amorphous silicon spacer 25 are removed to separate the device.

본 발명은 패드 산화막 상에 버퍼 폴리 실리콘층을 형성하는 PBL구조에서도 전술한 바와 같은 공정을 실시한다.The present invention is also carried out in the PBL structure in which the buffer polysilicon layer is formed on the pad oxide film as described above.

전술한 바와 같은 본 발명은 종래의 PBL 공정시 문제가 되었던 버즈 비크 현상을 현저하게 줄임으로써 양호한 상태의 소자 형성 영역의 면적을 확보할 수 있고, 비용 절감 효과를 가져온다.As described above, the present invention can significantly reduce the buzz beak problem, which has been a problem in the conventional PBL process, thereby securing an area of the device formation region in a good state and bringing a cost reduction effect.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the spirit of the present invention. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 소자 분리막 형성에 있어서, 소자 분리 마스크를 이용한 식각공정후에 비정질 실리콘 스페이서 및 얇은 질화막의 형성 후에 필드 산화막을 성장시키는 공정을 진행하여, 버즈 비크의 크기를 현저히 줄인다. According to the present invention as described above, in the formation of the device isolation film, after the etching process using the device isolation mask, a process of growing the field oxide film after formation of the amorphous silicon spacer and the thin nitride film is performed, thereby significantly reducing the size of the buzz beak.

도1A 내지 도1D는 종래의 소자 분리막에 의한 국부 산화막 형성을 나타내는 공정 단면도,1A to 1D are cross-sectional views illustrating a process of forming a local oxide film by a conventional device isolation film;

도 2A 내지 도2G는 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막에 의한 국부 산화막 형성을 나타내는 공정 단면도.2A to 2G are cross-sectional views illustrating the formation of local oxide films by device isolation films in a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판21: semiconductor substrate

22 : 패드 산화막 22: pad oxide film

23 : 제1질화막23: first nitride film

24 : 산화막24: oxide film

25 : 비정질 실리콘 스페이서25: Amorphous Silicon Spacer

26 : 제2질화막26: second nitride film

Claims (11)

기판상에 제1 질화막을 형성하는 단계;Forming a first nitride film on the substrate; 소자 분리 마스크를 이용하여 소자 분리영역의 상기 제1 질화막을 패터닝하여 상기 기판이 노출되는 홈을 형성하는 단계;Patterning the first nitride film of the device isolation region using an device isolation mask to form a groove through which the substrate is exposed; 상기 홈 바닥의 가장자리 일정부분을 덮을 수 있도록 상기 홈의 측벽에 산화방지 스페이서를 형성하는 단계; 및Forming an anti-oxidation spacer on the sidewall of the groove to cover a portion of an edge of the bottom of the groove; And 상기 노출된 홈 및 상기 산화방지 스페이서의 상을 포함하는 상기 기판전면에 제2 질화막을 형성하는 단계;Forming a second nitride film on an entire surface of the substrate including the exposed grooves and an image of the anti-oxidation spacer; 상기 산화방지 스페이서에 의해 노출된 상기 홈의 바닥을 산화시켜서 소자분리용 산화막을 형성하는 단계Oxidizing a bottom of the groove exposed by the anti-oxidation spacer to form an oxide film for device isolation. 포함하여 이루어지는 반도체 장치의 소자 분리막 형성 방법.An element isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 스페이서를 형성한 후에After forming the spacer 상기 홈에 노출된 기판상에 산화막을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성 방법. And forming an oxide film on the substrate exposed to the grooves. 제1항에 있어서,The method of claim 1, 상기 산화 방지 스페이서 비정질 실리콘 스페이서임을 특징으로 하는 반도체 장치의 소자 분리막 형성 방법.And an anti-oxidation spacer amorphous silicon spacer. 제1항에 있어서,The method of claim 1, 상기 제2 질화막은 상기 홈에 노출된 기판상에 산화막상에는 거의 형성되지 않도록 하는 반도체 장치의 소자 분리막 형성 방법. And the second nitride film is hardly formed on the oxide film on the substrate exposed to the groove. 제2항에 있어서,The method of claim 2, 상기 홈에 노출된 기판상에 산화막은 30Å 내지 70Å 의 두께로 형성되는 반도체 장치의 소자 분리막 형성 방법. And forming an oxide film on the substrate exposed to the groove in a thickness of 30 kPa to 70 kPa. 제2항에 있어서,The method of claim 2, 상기 산화막은 800℃ 내지 900℃의 열공정으로 형성되는 반도체 장치의 소자 분리막 형성 방법.The oxide film is a device isolation film forming method of a semiconductor device formed by a thermal process of 800 ℃ to 900 ℃. 제3항에 있어서,The method of claim 3, 상기 비정질 실리콘 스페이서는 500℃내지 530℃의 열공정으로 형성되는 반도체 장치의 소자 분리막 형성 방법.Wherein the amorphous silicon spacer is formed by a thermal process of 500 ° C. to 530 ° C. 제3항에 있어서,The method of claim 3, 상기 비정질 실리콘 스페이서는 0.2내지 0.4토르의 압력으로 형성되는 반도체 장치의 소자 분리막 형성 방법.And forming the amorphous silicon spacer at a pressure of 0.2 to 0.4 Torr. 제4항에 있어서,The method of claim 4, wherein 상기 제2질화막은 750℃ 내지 850℃의 열공정으로 형성되는 반도체 장치의 소자 분리막 형성 방법.The second nitride film is a device isolation film forming method of a semiconductor device formed by a thermal process of 750 ℃ to 850 ℃. 제4항에 있어서,The method of claim 4, wherein 상기 제2질화막은 30Å 내지 70Å의 두께로 형성되는 반도체 장치의 소자 분리막 형성 방법.And the second nitride film is formed to a thickness of 30 kHz to 70 kHz. 제3항에 있어서,The method of claim 3, 상기 비정질 실리콘 스페이서는 400내지 600Å의 두께로 형성되는 반도체 장치의 소자 분리막 형성방법.And the amorphous silicon spacers are formed to a thickness of 400 to 600 Å.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63253640A (en) * 1987-04-10 1988-10-20 Toshiba Corp Manufacture of semiconductor device
JPH04123431A (en) * 1990-09-13 1992-04-23 Fujitsu Ltd Semiconductor device and its manufacture
KR960043110A (en) * 1995-05-31 1996-12-23 김광호 Method of forming device isolation film in semiconductor device
KR980012255A (en) * 1996-07-23 1998-04-30 김광호 Device isolation method of semiconductor device
KR19980074324A (en) * 1997-03-24 1998-11-05 문정환 Method for manufacturing isolation structure of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63253640A (en) * 1987-04-10 1988-10-20 Toshiba Corp Manufacture of semiconductor device
JPH04123431A (en) * 1990-09-13 1992-04-23 Fujitsu Ltd Semiconductor device and its manufacture
KR960043110A (en) * 1995-05-31 1996-12-23 김광호 Method of forming device isolation film in semiconductor device
KR980012255A (en) * 1996-07-23 1998-04-30 김광호 Device isolation method of semiconductor device
KR19980074324A (en) * 1997-03-24 1998-11-05 문정환 Method for manufacturing isolation structure of semiconductor device

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