KR100464484B1 - 에스디에이치 망에서의 데이터 에러 카운팅 처리장치 - Google Patents

에스디에이치 망에서의 데이터 에러 카운팅 처리장치 Download PDF

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Abstract

본 발명은 오버헤드 내의 B3를 병렬방식으로 처리하여 데이터의 에러를 점검하도록 한 데이터 에러 카운팅 처리 장치에 관한 것으로, 각각의 B3 값(B3_0,B3_1,B3_2)을 입력받아 다중화하여 8비트 데이터를 출력하는 멀티플렉서부와, 상기 멀티플렉서부의 B3 값과 B3 패리티 값을 비교하여 서로 값이 상이할때 "1" 을 출력하고 동일할때 "0"을 출력하는 익스크로시브오아(XOR)부와, 상기 익스크로시브오아부의 B3 8비트 데이터를 입력받아 엔코딩하여 B3 4비트 데이터 에러를 출력하는 엔코더부와, 상기 엔코더부의 B3 에러수와 기존의 B3 에러수를 더하는 에더부와, 상기 에더부의 더해진 에러수를 각각의 B3 값(B3_0,B3_1,B3_2)에 카운트하는 카운터부와, 상기 카운터부의 B3 에러 카운트 값을 오아링한 누적된 에러 카운트 값을 16비트 데이터로 상기 에러부에 출력하는 오아(OR)부로 구성함으로써, 멀티플렉서(MUX)를 통해 익스크로시브오아(XOR)와 B3 에러 카운터의 과정이 하나의 프로세스를 통해 진행되기 때문에 소요되는 게이트의 수가 줄어들며, B3 카운터의 진행도 클럭에 따라 8비트가 병렬로 진행되기 때문에 효율성이 증대되므로 ASIC 설계시 빠르고 효율적인 설계가 가능하다.

Description

에스디에이치 망에서의 데이터 에러 카운팅 처리 장치{data error counting treatment apparatus in SDH}
본 발명은 SDH 망에서 데이터의 에러를 점검하기 위한 장치로서, 특히 오버헤드 내의 B3를 병렬방식으로 처리하여 데이터의 에러를 점검하도록 한 데이터 에러 카운팅 처리 장치에 관한 것이다.
도 1 은 종래의 SDH 망의 개략도로서, 도 2 를 참조하여 설명하면 다음과 같다.
SDH(Synchronous Digital Hierarchy) 망으로부터 STM(Synchronous Transfer Mode:동기전송모드 또는 동기광신호)1 신호는 AU(Administrative Unit)3로 디매핑(demapping)되고, 이 과정에서 데이터에 관한 패리티 체크 신호(BIP-8)를 계산하여 들어오는 오버헤드의 B3값과 비교하여 에러를 검사한다.
계산된 B3 패리티 값과 들어오는 데이터의 오버헤드 내의 패리티 값 B3를 익스크로시브오아(XOR)하면 값이 다를경우 1로 나타나고, 이 데이터는 8비트로 서로 비교되어 나타난다.
상기 B3 패리티 값은 B3 에러 카운터로 들어가고, 이때 각각의 비트는 각각의 B3 인에이블(enable) 신호에 의해 제어되는데, 이 신호는 서로 동시에 발생하지 않고 클럭에 따라 직렬로 순차적으로 각각의 비트를 카운트하게 된다.
상기 카운트 한 신호는 에더(adder)(30)를 통해 더해져 B3 에러 체크수를 누적하여 저장한다.
이와같이, 익스크로시브오아(XOR)(10)와 B3 에러 카운터(20)의 과정이 순차적으로 저장되어 진행되기 때문에 소요되는 게이트의 수가 많아지며, B3 에러 카운터(20)의 진행도 클럭에 따라 8비트가 순차적으로 이루어지기 때문에 효율성이 저하되므로 ASIC 설계시 부담이 된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 오버헤드 내의 B3를 병렬방식으로 처리하여 데이터의 에러를 검사하도록 하는데 그 목적이 있다.
도 1 은 종래의 SDH 망의 개략도.
도 2 는 종래의 데이터 에러 카운팅 처리 장치.
도 3 은 본 발명에 적용되는 데이터 에러 카운팅 처리 장치.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : XOR부 10a : 제1 XOR부 10b : 제2 XOR부
10c : 제3 XOR부 10 : XOR부 20 : 카운터부
20a, 140a : 제1 카운터부 20b, 140b : 제2 카운터부
20c, 140c : 제3 카운터부 30, 130 : 에더부 100 : 멀티플렉서부
120 : 엔코더부 OR부 : 150 VC : Virtual Container
TUG : Tributary Unit Group T1, E1 : 링크
이하, 첨부도면을 참조하여 본 고안에 따른 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 의한 데이터 에러 카운팅 처리 장치의 실시예는,
각각의 B3 값(B3_0,B3_1,B3_2)을 입력받아 다중화하여 8비트 데이터를 출력하는 멀티플렉서부와,
상기 멀티플렉서부의 B3 값과 B3 패리티 값을 비교하여 서로 값이 상이할때 "1" 을 출력하고 동일할때 "0"을 출력하는 익스크로시브오아(XOR)부와,
상기 익스크로시브오아부의 B3 8비트 데이터를 입력받아 엔코딩하여 B3 4비트 데이터 에러를 출력하는 엔코더부와,
상기 엔코더부의 B3 에러수와 기존의 B3 에러수를 더하는 에더부와,
상기 에더부의 더해진 에러수를 각각의 B3 값(B3_0,B3_1,B3_2)에 카운트하는 카운터부와,
상기 카운터부의 B3 에러 카운트 값을 오아링한 누적된 에러 카운트 값을 16비트 데이터로 상기 에더부에 출력하는 오아(OR)부로 구성함이 바람직하다.
상기 카운터부의 클럭신호에 의해 상기 에더부의 B3 에러 데이터를 병렬처리함이 바람직하다.
도 3 은 본 발명에 적용되는 데이터 에러 카운팅 처리 장치로서, 이를 설명하면 다음과 같다.
각각의 계산된 B3 데이터는 멀티플렉스(100)되어 기존 데이터의 B3 데이터와 오아링(XOR)(110)된 후 이를 4비트로 엔코딩되며, 이것은 이전에 출력된 B3 에러수와 더해져 누적되고 이 데이터는 각 AU3 신호의 B3 에러 카운터(140)로 연결되어 계산되고, 이는 클럭에 의해 병렬로 처리되고 오아링(150)되어 16비트 에더(130)로 입력된다.
상기 내용을 좀더 부연하여 상세히 설명하면 다음과 같다.
SDH 망으로부터 동기광신호(STM1)는 AU3로 디매핑되고 이과정에서 경로 오버 헤드의 데이터에 관한 패리티 체크 신호(BIP-8)를 풀어 입력되는 데이터 값(B3 데이터)을 뽑아내어 익스크로시브오아(XOR)(110)의 입력으로 넣는다.
또한, 상기 입력되는 데이터를 계산하여 나온 B3 값(B3_0,B3_1,B3_2)은 다중화되어 8비트로 출력되어 입력된 데이터 내의 B3 값과 비교하기 위해 상기 익스크로시브오아(XOR)(110)로 입력된다.
상기 다중화된 B3 패리티 값(B3data)과 입력되는 데이터의 오버헤드 내의 B3 값(B3_0,B3_1,B3_2)이 익스크로시브오아(XOR)되면 값이 다를경우 1로 나타나며, 이 데이터는 8비트로 서로 비교되어 나타난다.
상기 8비트 데이터는 4비트로 엔코딩되어 16비트 에더(130)로 입력되고, 엔코딩된 데이터는 B3 에러수를 나타내며, 기존의 B3 에러수와 16비트 에더를 통해 더해진다.
상기 더해진 에러수는 각각의 B3 에러 카운터에 의해 더해지며, 여기서 입력되는 제어신호인 B3 인에이블 신호는 입력된 데이터와 같은 위치에 있지 않기 때문에 동시에 발생할 수 없으며, 이로인해 각각의 B3 에러 카운터(140)는 따로 카운트되고 이 값은 오아링(OR)(150)을 통해 전달된다.
상기 B3 인에이블 신호는 각 AU3의 B3 카운트 값이 되고, 각각에 입력되는 16비트 에러수는 병렬로 들어가기 때문에 들어오는 클럭에 의해 병렬로 처리되며, 상기 오아링(OR)되어 나온 신호는 누적된 B3 에러 카운트수 이고, 새로운 B3 에러 카운트와 16비트 에더(130)를 통해 더해진다.
따라서, 오버헤드 내의 B3를 병렬방식으로 처리하여 데이터 에러를 검사할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 멀티플렉서(MUX)를 통해 익스크로시브오아(XOR)와 B3 에러 카운터의 과정이 하나의 프로세스를 통해 진행되기 때문에 소요되는 게이트의 수가 줄어들며, B3 카운터의 진행도 클럭에 따라 8비트가 병렬로 진행되기 때문에 효율성이 증대되므로 ASIC 설계시 빠르고 효율적인 설계가 가능하다.

Claims (2)

  1. 각각의 B3 값(B3_0,B3_1,B3_2)을 입력받아 다중화하여 8비트 데이터를 출력하는 멀티플렉서부와,
    상기 멀티플렉서부의 B3 값과 B3 패리티 값을 비교하여 서로 값이 상이할때 "1" 을 출력하고 동일할때 "0"을 출력하는 익스크로시브오아(XOR)부와,
    상기 익스크로시브오아부의 B3 8비트 데이터를 입력받아 엔코딩하여 B3 4비트 데이터 에러를 출력하는 엔코더부와,
    상기 엔코더부의 B3 에러수와 기존의 B3 에러수를 더하는 에더부와,
    상기 에더부의 더해진 에러수를 각각의 B3 값(B3_0,B3_1,B3_2)에 카운트하는 카운터부와,
    상기 카운터부의 B3 에러 카운트 값을 오아연산한 누적된 에러 카운트 값을 16비트 데이터로 상기 에더부 에 출력하는 오아(OR)부를 포함하여 구성된 것을 특징으로 하는 데이터 에러 카운팅 처리 장치.
  2. 제 1 항에 있어서, 상기 카운터부는 상기 카운터부의 클럭신호에 의해 상기 에더부의 B3 에러 데이터 를 병렬처리하는 것을 특징으로 하는 데이터 에러 카운팅 처리 장치.
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