KR100463121B1 - 정렬된 simd용 범용 레지스터 파일 구조 - Google Patents
정렬된 simd용 범용 레지스터 파일 구조 Download PDFInfo
- Publication number
- KR100463121B1 KR100463121B1 KR10-2001-0038638A KR20010038638A KR100463121B1 KR 100463121 B1 KR100463121 B1 KR 100463121B1 KR 20010038638 A KR20010038638 A KR 20010038638A KR 100463121 B1 KR100463121 B1 KR 100463121B1
- Authority
- KR
- South Korea
- Prior art keywords
- group
- operands
- word
- words
- bit
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 9
- 238000009825 accumulation Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30109—Register structure having multiple operands in a single register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
Description
Claims (29)
- 총계로 최대 2n 오퍼랜드를 포함하는 2개 그룹 워드를 기억하도록 구성된 레지스터쌍과,상기 2개의 그룹 워드의 정렬 상태를 나타내는 제어 신호에 응답하여, 상기 레지스터쌍으로부터 n 오퍼랜드를 선택하고, 상기 n 오퍼랜드를 포함하는 정렬된 그룹 워드를 출력하도록 구성된 오퍼랜드 선택기를 포함하는 장치.
- 제1항에 있어서, 상기 오퍼랜드 선택기는 다중화기인 것인 장치.
- 제1항에 있어서, 상기 제어 신호는 상기 2개 그룹 워드 중 한 그룹 워드의 포인터 어드레스의 2개의 최하위 비트를 포함하는 것인 장치.
- 제1항에 있어서, 상기 2개 그룹 워드의 각각과 상기 정렬된 그룹 워드는 32비트 워드를 포함하는 것인 장치.
- 제1항에 있어서, 상기 n은 4인 것인 장치.
- 제1항에 있어서, 상기 n 오퍼랜드는 8비트 워드를 포함하는 것인 장치.
- 제1항에 있어서, 상기 n 오퍼랜드는 16비트 워드를 포함하는 것인 장치.
- 제1항에 있어서,2n 오퍼랜드를 포함하는 2개의 그룹 워드의 제2 세트를 기억하도록 구성된 제2 레지스터쌍을 더 포함하고,상기 오퍼랜드 선택기는 2개 그룹 워드의 제1 세트의 정렬 상태를 나타내는 제어 신호에 응답하여, 상기 제2 레지스터쌍으로부터 n 오퍼랜드를 선택하고, 상기 n 오퍼랜드를 포함하는 제2의 정렬된 그룹 워드를 출력하도록 구성된 것인 장치.
- 제1항에 있어서,2n 오퍼랜드를 포함하는 2개의 그룹 워드의 제2 세트를 기억하도록 구성된 제2 레지스터쌍을 더 포함하고,상기 오퍼랜드 선택기는 2개 그룹 워드의 제2 세트의 정렬 상태를 나타내는 제어 신호에 응답하여. 상기 제2 레지스터쌍으로부터 n 오퍼랜드를 선택하고, 상기 n 오퍼랜드를 포함하는 제2의 정렬된 그룹 워드를 출력하도록 구성된 것인 장치.
- 비디오 처리 연산을 수행하도록 명령어를 기억하는 메모리와,디지털 신호 처리기를 포함하고,상기 디지털 신호 처리기는,n 오퍼랜드를 포함하는 제1 그룹 워드를 기억하도록 구성된 제1 레지스터와,n 오퍼랜드를 포함하는 제2 그룹 워드를 기억하도록 구성된 제2 레지스터와,상기 제1 그룹 워드의 정렬 상태에 대응하는 제어 신호에 응답하여, 상기 제1 및 제2 레지스터의 2n 오퍼랜드로부터 n 오퍼랜드를 선택하고, 상기 n개의 선택된 오퍼랜드를 포함하는 정렬된 그룹 워드를 출력하도록 구성된 다중화기를 포함하는 비디오 처리기.
- 제10항에 있어서, 상기 제어 신호는 제1 그룹 워드와 제2 그룹 워드 중 한 그룹 워드의 포인터 어드레스의 2개의 최하위 비트를 포함하는 것인 비디오 처리기.
- 제10항에 있어서, 상기 제1 그룹 워드와 제2 그룹 워드 각각 및 상기 정렬된 그룹 워드는 32비트 워드를 포함하는 것인 비디오 처리기.
- 제10항에 있어서, 상기 n은 4인 것인 비디오 처리기.
- 제10항에 있어서, 상기 n 오퍼랜드는 8비트 워드를 포함하는 것인 비디오 처리기.
- 제10항에 있어서, 상기 n 오퍼랜드는 16비트 워드를 포함하는 것인 비디오 처리기.
- n 오퍼랜드를 포함하는 제1 그룹 워드를 로드하는 단계와,n 오퍼랜드를 포함하는 제2 그룹 워드를 로드하는 단계와,상기 제1 및 제2 그룹 워드의 정렬 상태를 결정하는 단계와,상기 결정된 정렬 상태에 응답하여 상기 제1 및 제2 그룹 워드의 2n 오퍼랜드로부터 n 오퍼랜드를 선택하는 단계와,n 오퍼랜드를 포함하는 정렬된 그룹 워드를 출력하는 단계를 포함하는 방법.
- 제16항에 있어서, 상기 정렬 상태를 결정하는 단계는 상기 제1 및 제2 그룹 워드 중 한 그룹 워드의 2개의 최하위 비트를 결정하는 단계를 포함하는 것인 방법.
- 제16항에 있어서, 상기 제1 및 제2 그룹 워드는 데이터 어레이에서 인접한 워드인 것인 방법.
- 제18항에 있어서, 상기 n 오퍼랜드 선택 단계는 상기 제1 및 제2 그룹 워드 내에서 n개의 인접한 오퍼랜드를 선택하는 단계를 포함하는 것인 방법.
- 제16항에 있어서,n 오퍼랜드를 포함하는 제3 그룹 워드를 로드하는 단계와,상기 결정된 정렬 상태에 응답하여 상기 제2 및 제3 그룹 워드의 2n 오퍼랜드로부터 n 오퍼랜드를 선택하는 단계와,n 오퍼랜드를 포함하는 제2 정렬 그룹 워드를 출력하는 단계를 더 포함하는방법.
- 제20항에 있어서, 상기 n 오퍼랜드 선택 단계는 상기 제2 및 제3 그룹 워드 사이에서 n 오퍼랜드를 역다중화하는 단계를 포함하는 것인 방법.
- 제16항에 있어서, 상기 2개의 그룹 워드의 각각과 상기 정렬된 그룹 워드는 32비트 워드를 포함하는 것인 방법.
- 제16항에 있어서, 상기 n 오퍼랜드는 8비트 워드를 포함하는 것인 방법.
- 그룹 워드로 정렬 연산을 이용하기 위해, 머신 판독 가능 매체 상에 상주하는 명령어를 포함하고, 상기 명령어는 상기 머신으로 하여금n 오퍼랜드를 포함하는 제1 그룹 워드를 로드하게 하고,n 오퍼랜드를 포함하는 제2 그룹 워드를 로드하게 하고,상기 제1 및 제2 워드의 정렬 상태를 결정하게 하고,상기 결정된 정렬 상태에 응답하여 상기 제1 및 제2 그룹 워드의 2n 오퍼랜드로부터 n 오퍼랜드를 선택하게 하며,n 오퍼랜드를 포함한 정렬된 그룹 워드를 출력하게 하는 것인 장치.
- 제24항에 있어서, 상기 머신으로 하여금 상기 정렬 상태를 결정하게 하는 명령어는 상기 머신으로 하여금 상기 제1 및 제2 그룹 워드 중 한 그룹 워드의 2개의 최하위 비트를 결정하게 하는 명령어를 더 포함하는 것인 장치.
- 제24항에 있어서, 상기 제1 및 제2 그룹 워드는 데이터 어레이에서 인접한 워드인 것인 장치.
- 제26항에 있어서, 상기 머신으로 하여금 n 오퍼랜드를 선택하게 하는 명령어는 상기 머신으로 하여금 상기 제1 및 제2 그룹 워드에서 n개의 인접한 오퍼랜드를 선택하게 하는 명령어를 포함하는 것인 장치.
- 제24항에 있어서, 상기 머신으로 하여금,n 오퍼랜드를 포함하는 제3 그룹 워드를 로드하게 하고,결정된 정렬 상태에 응답하여 상기 제2 및 제3 그룹 워드의 2n 오퍼랜드로부터 n 오퍼랜드를 선택하게 하고,n 오퍼랜드를 포함하는 제2 정렬된 그룹 워드를 출력하게 하는 명령어를 더 포함하는 장치.
- 제28항에 있어서, 상기 머신으로 하여금 n 오퍼랜드를 선택하게 하는 명령어는 상기 머신으로 하여금 상기 제2 및 제3 그룹 워드 사이에서 n 오퍼랜드를 역다중화하게 하는 명령어를 더 포함하는 것인 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/608,983 | 2000-06-30 | ||
US09/608,983 US7120781B1 (en) | 2000-06-30 | 2000-06-30 | General purpose register file architecture for aligned simd |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020002334A KR20020002334A (ko) | 2002-01-09 |
KR100463121B1 true KR100463121B1 (ko) | 2004-12-23 |
Family
ID=24438892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0038638A KR100463121B1 (ko) | 2000-06-30 | 2001-06-30 | 정렬된 simd용 범용 레지스터 파일 구조 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7120781B1 (ko) |
JP (1) | JP3975231B2 (ko) |
KR (1) | KR100463121B1 (ko) |
CN (1) | CN1246789C (ko) |
TW (1) | TW559709B (ko) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8484441B2 (en) * | 2004-03-31 | 2013-07-09 | Icera Inc. | Apparatus and method for separate asymmetric control processing and data path processing in a configurable dual path processor that supports instructions having different bit widths |
US9047094B2 (en) | 2004-03-31 | 2015-06-02 | Icera Inc. | Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor |
US7949856B2 (en) * | 2004-03-31 | 2011-05-24 | Icera Inc. | Method and apparatus for separate control processing and data path processing in a dual path processor with a shared load/store unit |
US7246218B2 (en) * | 2004-11-01 | 2007-07-17 | Via Technologies, Inc. | Systems for increasing register addressing space in instruction-width limited processors |
US8417922B2 (en) * | 2006-08-02 | 2013-04-09 | Qualcomm Incorporated | Method and system to combine multiple register units within a microprocessor |
US9015452B2 (en) * | 2009-02-18 | 2015-04-21 | Texas Instruments Incorporated | Vector math instruction execution by DSP processor approximating division and complex number magnitude |
CN101930356B (zh) * | 2010-08-24 | 2013-03-20 | 中国航天科技集团公司第九研究院第七七一研究所 | 用于浮点协处理器的寄存器文件分组编址、读写控制方法 |
CN101930355B (zh) * | 2010-08-24 | 2013-07-24 | 中国航天科技集团公司第九研究院第七七一研究所 | 实现寄存器文件分组编址、读写控制方法的寄存器电路 |
KR101699685B1 (ko) * | 2010-11-16 | 2017-01-26 | 삼성전자 주식회사 | 명령어 오퍼랜드 변경 장치 및 방법 |
US9582419B2 (en) | 2013-10-25 | 2017-02-28 | Arm Limited | Data processing device and method for interleaved storage of data elements |
CN103984524B (zh) * | 2014-05-15 | 2016-07-06 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种面向risc处理器的三端口浮点寄存器文件 |
KR102425668B1 (ko) * | 2017-02-23 | 2022-07-28 | 에이알엠 리미티드 | 데이터 처리장치에서의 곱셈-누적 |
CN112859377B (zh) * | 2019-11-28 | 2023-03-14 | 京东方科技集团股份有限公司 | 一种复用寄存器、三维显示装置及其控制方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03175563A (ja) * | 1989-11-14 | 1991-07-30 | Amt Holdings Ltd | プロセッサ配列システムおよびプロセッサ配列の操作方法 |
US5253308A (en) * | 1989-06-21 | 1993-10-12 | Amber Engineering, Inc. | Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing |
JPH0863452A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | Simdプロセッサ |
WO1999014663A2 (en) * | 1997-09-12 | 1999-03-25 | Siemens Microelectronics, Inc. | Data processing unit with digital signal processing capabilities |
KR19990072271A (ko) * | 1998-02-10 | 1999-09-27 | 포만 제프리 엘 | 고성능의추론적인오정렬로드연산 |
US6061779A (en) * | 1998-01-16 | 2000-05-09 | Analog Devices, Inc. | Digital signal processor having data alignment buffer for performing unaligned data accesses |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63124154A (ja) | 1986-11-05 | 1988-05-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 暗証情報発生装置 |
US4972260A (en) | 1988-08-22 | 1990-11-20 | Matsushita Electric Industrial Co., Ltd. | Apparatus for coding a moving-picture signal |
US5179671A (en) * | 1989-03-31 | 1993-01-12 | Bull Hn Information Systems Inc. | Apparatus for generating first and second selection signals for aligning words of an operand and bytes within these words respectively |
JPH02292647A (ja) * | 1989-05-02 | 1990-12-04 | Toshiba Corp | 半導体記憶装置 |
JP2842930B2 (ja) | 1990-05-16 | 1999-01-06 | 株式会社アドバンテスト | 半導体集積回路試験装置のテストプロセッサに用いられる命令読み出し回路 |
US5128759A (en) | 1990-05-31 | 1992-07-07 | Sony Corporation | Video signal decoder |
US5771368A (en) * | 1990-10-29 | 1998-06-23 | Sun Microsystems, Inc. | Memory addressing scheme for increasing the number of memory locations available in a computer for storing higher precision numbers |
JPH04236664A (ja) | 1991-01-18 | 1992-08-25 | Sony Corp | 演算回路 |
JPH0530493A (ja) | 1991-07-24 | 1993-02-05 | Sony Corp | デイジタルビデオ信号の復号化装置 |
US5319573A (en) | 1992-01-15 | 1994-06-07 | Motorola, Inc. | Method and apparatus for noise burst detection in a signal processor |
JPH06131248A (ja) | 1992-10-19 | 1994-05-13 | Minolta Camera Co Ltd | 記憶データ読出制御装置 |
US5651121A (en) * | 1992-12-18 | 1997-07-22 | Xerox Corporation | Using mask operand obtained from composite operand to perform logic operation in parallel with composite operand |
JPH0713762A (ja) | 1993-06-22 | 1995-01-17 | Fujitsu Ltd | スーパースカラ計算機における命令供給方法 |
US5544251A (en) | 1994-01-14 | 1996-08-06 | Intel Corporation | Process and apparatus for pseudo-SIMD processing of image data |
US5566250A (en) | 1994-01-14 | 1996-10-15 | Intel Corporation | Process and apparatus for pseudo-SIMD processing of image data |
US5724275A (en) * | 1996-03-22 | 1998-03-03 | Hitachi Microsystems, Inc. | Fast multi-operand bit pattern detection method and circuit |
US5922066A (en) * | 1997-02-24 | 1999-07-13 | Samsung Electronics Co., Ltd. | Multifunction data aligner in wide data width processor |
US5933650A (en) | 1997-10-09 | 1999-08-03 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
US5996057A (en) * | 1998-04-17 | 1999-11-30 | Apple | Data processing system and method of permutation with replication within a vector register file |
JPH11312085A (ja) | 1998-04-28 | 1999-11-09 | Hitachi Ltd | プロセッサ |
US5951677A (en) | 1998-05-29 | 1999-09-14 | Texas Instruments Incorporated | Efficient hardware implementation of euclidean array processing in reed-solomon decoding |
-
2000
- 2000-06-30 US US09/608,983 patent/US7120781B1/en not_active Expired - Lifetime
-
2001
- 2001-06-25 CN CNB011233885A patent/CN1246789C/zh not_active Expired - Fee Related
- 2001-06-29 TW TW090115968A patent/TW559709B/zh not_active IP Right Cessation
- 2001-06-30 KR KR10-2001-0038638A patent/KR100463121B1/ko active IP Right Grant
- 2001-07-02 JP JP2001201406A patent/JP3975231B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5253308A (en) * | 1989-06-21 | 1993-10-12 | Amber Engineering, Inc. | Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing |
JPH03175563A (ja) * | 1989-11-14 | 1991-07-30 | Amt Holdings Ltd | プロセッサ配列システムおよびプロセッサ配列の操作方法 |
JPH0863452A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | Simdプロセッサ |
WO1999014663A2 (en) * | 1997-09-12 | 1999-03-25 | Siemens Microelectronics, Inc. | Data processing unit with digital signal processing capabilities |
US6061779A (en) * | 1998-01-16 | 2000-05-09 | Analog Devices, Inc. | Digital signal processor having data alignment buffer for performing unaligned data accesses |
KR19990072271A (ko) * | 1998-02-10 | 1999-09-27 | 포만 제프리 엘 | 고성능의추론적인오정렬로드연산 |
Also Published As
Publication number | Publication date |
---|---|
TW559709B (en) | 2003-11-01 |
JP3975231B2 (ja) | 2007-09-12 |
JP2002117009A (ja) | 2002-04-19 |
US7120781B1 (en) | 2006-10-10 |
KR20020002334A (ko) | 2002-01-09 |
CN1334525A (zh) | 2002-02-06 |
CN1246789C (zh) | 2006-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10996955B2 (en) | Method for performing random read access to a block of data using parallel LUT read instruction in vector processors | |
KR100463121B1 (ko) | 정렬된 simd용 범용 레지스터 파일 구조 | |
US6556716B2 (en) | On-the-fly compression for pixel data | |
KR100415417B1 (ko) | 이미지-처리프로세서 | |
US6941446B2 (en) | Single instruction multiple data array cell | |
US6343337B1 (en) | Wide shifting in the vector permute unit | |
CN117632257A (zh) | 将有效位通道作为矢量断言暴露于cpu | |
US7107429B2 (en) | Data access in a processor | |
US5307300A (en) | High speed processing unit | |
JP2001084229A (ja) | Simd型プロセッサ | |
US5958000A (en) | Two-bit booth multiplier with reduced data path width | |
US20060155925A1 (en) | Data access in a processor | |
US7130985B2 (en) | Parallel processor executing an instruction specifying any location first operand register and group configuration in two dimensional register file | |
US5860130A (en) | Memory interface apparatus including an address modification unit having an offset table for prestoring a plurality of offsets | |
Tanskanen et al. | Byte and modulo addressable parallel memory architecture for video coding | |
US20080229063A1 (en) | Processor Array with Separate Serial Module | |
US5502834A (en) | Memory interface apparatus for carrying out complex operation processing | |
US7814296B2 (en) | Arithmetic units responsive to common control signal to generate signals to selectors for selecting instructions from among respective program memories for SIMD / MIMD processing control | |
US5715175A (en) | Device for providing pixels to a series of operators of a circuit for compressing motion pictures | |
JPH05143447A (ja) | デイジタルプロセツサ及びその制御方法 | |
US20050283581A1 (en) | Data reading structure | |
JP2002108833A (ja) | 並列プロセッサ及びそれを用いた画像処理装置 | |
GB2382677A (en) | Data access in a processor | |
JP2002207591A (ja) | ディジタル信号処理装置及び方法 | |
JPH05143719A (ja) | ラスター・オペレーシヨン処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121123 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20131119 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20161123 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20171211 Year of fee payment: 14 |